KR20130097574A - 커맨드디코더 - Google Patents

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KR20130097574A KR1020120019324A KR20120019324A KR20130097574A KR 20130097574 A KR20130097574 A KR 20130097574A KR 1020120019324 A KR1020120019324 A KR 1020120019324A KR 20120019324 A KR20120019324 A KR 20120019324A KR 20130097574 A KR20130097574 A KR 20130097574A
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에스케이하이닉스 주식회사
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Abstract

커맨드디코더는 클럭의 제1 내지 제4 에지에서 별도의 어드레스 및 커맨드 정보를 갖는 커맨드어드레스신호를 기준전압에 따라 버퍼링하여 입력받는 입력버퍼; 상기 클럭의 제1 및 제3 에지에서 상기 입력버퍼를 통해 입력된 커맨드어드레스신호를 래치하여 래치신호로 출력하는 래치; 상기 클럭의 제1 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제1 내부커맨드를 생성하는 제1 커맨드생성부; 및 상기 클럭의 제3 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제2 내부커맨드를 생성하는 제2 커맨드생성부를 포함한다.

Description

커맨드디코더{COMMAND DECODER}
본 발명은 반도체메모리장치에 관한 것으로, 좀 더 구체적으로는 커맨드디코더에 관한 것이다.
휴대용 컴퓨터, PDA, 휴대폰 등의 모바일 기기의 경우 휴대성이 높이기 위해 무게를 줄이는 것이 중요하다. 모바일 기기의 무게를 결정하는 중요 부품으로는 동작 전원을 공급하는 배터리가 있는 데, 모바일 기기에서 사용되는 반도체 메모리 칩(이하, '모바일 메모리 칩'이라 칭함)의 소모전력을 감소시킬수록 배터리의 용량이 감소되므로, 반도체 메모리 칩의 소모전력을 감소시킴으로써 모바일 기기의 무게를 줄일 수 있다. 따라서, 모바일 메모리 칩의 경우 소모전력의 감소에 대한 연구가 절실히 요청되고 있다.
한편, 모바일 기기의 경우 점차 다양한 서비스를 제공하는 멀티미디어 기기로 발전함에 따라 빠른 동작속도가 요구되고, 이에 따라 모바일 메모리 칩의 데이터 전송 속도는 모바일 기기의 동작속도를 결정하는 중요한 요소로 작용하고 있다. 따라서, 데이터 전송 속도를 개선하는 문제 또한 모바일 메모리 칩에 대한 연구에 핵심 과제로 떠오르고 있다.
최근, 모바일 기기의 소모전력 및 데이터 전송 속도를 획기적으로 개선한 LPDDR2(Low Power DDR2) 기술이 개발되었다. LPDDR2 기술은 1.2(V)의 전압에서 업계 최고속인 800Mbps의 데이터 전송 속도를 구현할 수 있고, LPDDR2 기술을 적용하는 경우 66 나노(nano) 초미세 공정이 적용되어 모바일 메모리 칩을 9mm*12mm 크기로 패키징(packaging)할 수 있다.
LPDDR2에서는 커맨드 및 어드레스를 별도의 핀(PIN)을 통해 입력받는 종래의 반도체메모리장치와 달리 10개의 핀을 통해 커맨드 및 어드레스를 동시에 입력받는다. 이때, 10개의 핀을 통해 입력받는 신호는 커맨드 및 어드레스에 관한 정보를 모두 포함하고, 커맨드디코더 및 어드레서디코더는 10개의 핀을 통해 입력되는 신호를 디코딩하여 커맨드 및 어드레스를 추출한다.
도 1은 LPDDR2에서 사용되는 커맨드디코더의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, LPDDR2에서 사용되는 커맨드디코더는 입력버퍼(51), 제1 래치(52), 제2 래치(53), 제1 디코더(54) 및 제2 디코더(55)를 포함한다. 입력버퍼(51)는 기준전압(VREF)에 응답하여 제1 내지 제10 커맨드어드레스신호(CA<1:10>)를 버퍼링하여 입력받는다. 제1 래치(52)는 입력버퍼(51)를 통해 입력된 제1 내지 제10 커맨드어드레스신호(CA<1:10>)를 클럭(CLK)의 라이징에지에 동기하여 래치하여 제1 내지 제10 라이징커맨드어드레스신호(CAR<1:10>)를 생성한다. 제2 래치(53)는 입력버퍼(51)를 통해 입력된 제1 내지 제10 커맨드어드레스신호(CA<1:10>)를 클럭(CLK)의 폴링에지에 동기하여 래치하여 제1 내지 제10 폴링커맨드어드레스신호(CAF<1:10>)를 생성한다. 제1 디코더(54)는 라이징펄스(RPUL)에 동기하여 제1 내지 제10 라이징커맨드어드레스신호(CAR<1:10>)를 디코딩하여 제1 내부커맨드(INTCMD1)를 생성한다. 제2 디코더(55)는 폴링펄스(FPUL)에 동기하여 제1 내지 제10 폴링커맨드어드레스신호(CAF<1:10>)를 디코딩하여 제2 내부커맨드(INTCMD2)를 생성한다. 여기서, 라이징펄스(RPUL)는 클럭(CLK)의 라이징에지에 동기하여 발생하는 펄스이고, 폴링펄스(FPUL)는 클럭(CLK)의 폴링에지에 동기하여 발생하는 펄스이다.
이와 같이 구성된 커맨드디코더의 동작을 도 2를 참고하여 살펴보면 다음과 같다.
우선, 입력버퍼(51)는 기준전압(VREF)에 응답하여 제1 내지 제10 커맨드어드레스신호(CA<1:10>)를 버퍼링하여 입력받는다. 제1 내지 제10 커맨드어드레스신호(CA<1:10>) 중 T11 시점에 동기되어 입력되는 X1은 제1 내부커맨드(INTCMD1) 생성에 사용되고, T12 시점에 동기되어 입력되는 Y1은 제2 내부커맨드(INTCMD2) 생성에 사용된다.
다음으로, 제1 래치(52)는 X1을 클럭(CLK)의 라이징에지에 동기하여 래치하여 제1 내지 제10 라이징커맨드어드레스신호(CAR<1:10>)로 X2를 출력한다. 제1 디코더(54)는 라이징펄스(RPUL)에 동기하여 X2를 디코딩하여 제1 내부커맨드(INTCMD1)로 X3를 생성한다.
다음으로, 제2 래치(53)는 Y1을 클럭(CLK)의 폴링에지에 동기하여 래치하여 제1 내지 제10 폴링커맨드어드레스신호(CAF<1:10>)로 Y2를 출력한다. 제2 디코더(55)는 폴링펄스(FPUL)에 동기하여 Y2를 디코딩하여 제2 내부커맨드(INTCMD2)로 Y3를 생성한다.
이상 설명한 종래기술에 따른 커맨드디코더는 tCCD(Cas to Cas Delay) 구간동안 제1 내부커맨드(INTCMD1) 및 제2 내부커맨드(INTCMD2)를 1회만 생성한다. 따라서, tCCD 구간동안 T13 및 T14 시점에 동기되어 입력되는 제1 내지 제10 커맨드어드레스신호(CA<1:10>)에 따라 제1 래치(52), 제2 래치(53), 제1 디코더(54) 및 제2 디코더(55)는 불필요하게 NOP(No OPeration) 펄스를 생성하여 전류소모를 증가시킨다.
또한, LPDDR2에서 규정된 스펙(specification)에 따르면 제1 내지 제10 커맨드어드레스신호(CA<1:10>) 중 제1 내부커맨드(INTCMD1) 및 제2 내부커맨드(INTCMD2)에 대한 정보는 실질적으로 제1 내지 제5 커맨드어드레스신호(CA<1:5>)에 포함된다. 따라서, 종래의 커맨드 디코더는 제1 내부커맨드(INTCMD1) 및 제2 내부커맨드(INTCMD2)에 대한 정보를 포함하지 않는 제6 내지 제10 커맨드어드레스신호(CA<6:10>)까지 불필요하게 래치하고 디코딩한다.
본 발명은 커맨드어드레스신호가 입력되는 핀의 수를 절반으로 감소시켜 패키지 비용을 절감시킬 수 있는 커맨드디코더를 제공한다.
또한, 본 발명은 불필요한 커맨드어드레스신호가 래치되고 디코딩되지 않도록 하여 전류소모를 감소시킬 수 있도록 한 커맨드디코더를 제공한다.
이를 위해 본 발명은 클럭의 제1 내지 제4 에지에서 별도의 어드레스 및 커맨드 정보를 갖는 커맨드어드레스신호를 기준전압에 따라 버퍼링하여 입력받는 입력버퍼; 상기 클럭의 제1 및 제3 에지에서 상기 입력버퍼를 통해 입력된 커맨드어드레스신호를 래치하여 래치신호로 출력하는 래치; 상기 클럭의 제1 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제1 내부커맨드를 생성하는 제1 커맨드생성부; 및 상기 클럭의 제3 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제2 내부커맨드를 생성하는 제2 커맨드생성부를 포함하는 커맨드디코더를 제공한다.
또한, 본 발명은 클럭의 제1 내지 제4 에지에서 별도의 어드레스 및 커맨드 정보를 갖는 커맨드어드레스신호를 상기 클럭의 제1 및 제3 에지에서 래치하여 래치신호로 출력하는 래치; 제1 펄스신호의 펄스가 발생되는 시점에서 상기 래치신호를 디코딩하여 제1 내부커맨드를 생성하는 제1 디코더; 및 상기 제1 내부커맨드가 생성되는 구간에서 상기 클럭의 제1 에지에 동기되어 발생되는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 커맨드디코더를 제공한다.
본 발명에 의하면 커맨드어드레스신호가 입력되는 핀의 수를 절반으로 감소시켜 패키지 비용을 절감시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 불필요한 커맨드어드레스신호가 래치되고 디코딩되지 않도록 하여 전류소모를 감소시킬 수 있는 효과도 있다.
도 1은 LPDDR2에서 사용되는 커맨드디코더의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 커맨드디코더의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 커맨드디코더의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 커맨드디코더에 포함된 제1 펄스신호생성부의 일 실시예에 따른 도면이다.
도 5는 도 4에 도시된 제1 펄스신호생성부의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 커맨드디코더의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 커맨드디코더의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 본 실시예에 따른 커맨드디코더는 입력버퍼(1), 래치(2), 제1 커맨드생성부(3) 및 제2 커맨드생성부(4)로 구성된다. 제1 커맨드생성부(3)는 제1 펄스신호생성부(31) 및 제1 디코더(32)로 구성된다. 제2 커맨드생성부(4)는 제2 펄스신호생성부(41) 및 제2 디코더(42)로 구성된다.
입력버퍼(1)는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 기준전압(VREF)에 따라 버퍼링하여 입력받는다. 입력버퍼(1)는 클럭(CLK)의 2 주기구간으로 설정된 tCCD 구간동안 5개의 핀을 통해 커맨드 및 어드레스 정보를 갖는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 입력받는다. 제1 내지 제5 커맨드어드레스신호(CA<1:5>)는 tCCD 구간 중 클럭(CLK)의 제1 및 제2 라이징에지에서 커맨드 정보를 갖고, tCCD 구간 중 클럭(CLK)의 제1 및 제2 폴링에지에서 어드레스 정보를 갖도록 설정되는 것이 바람직하다.
래치(2)는 클럭(CLK)의 라이징에지에 동기하여 입력버퍼(1)에서 입력된 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 래치하여 래치신호(CAR<1:5>)로 출력한다. 좀 더 구체적으로 래치(2)는 tCCD 구간 중 클럭(CLK)의 제1 라이징에지 동기되어 입력버퍼(1)를 통해 입력되는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 래치하여 래치신호(CAR<1:5>)로 출력한다. 또한, 래치(2)는 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에 동기되어 입력버퍼(1)를 통해 입력되는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 래치하여 래치신호(CAR<1:5>)로 출력한다.
제1 펄스신호생성부(31)는 제1 내부커맨드(INTCMD1)가 생성되는 구간에서 라이징펄스(RPUL) 및 폴링펄스(FPUL)에 응답하여 발생되는 제1 펄스신호(PUL1)를 생성한다. 제1 펄스신호(PUL1)는 tCCD 구간 중 클럭(CLK)의 제1 라이징에지에 동기되어 발생되는 펄스를 포함하는 것이 바람직하다.
제1 디코더(32)는 제1 펄스신호(PUL1)의 펄스가 발생되는 시점에서 래치신호(CAR<1:5>)를 디코딩하여 제1 내부커맨드(INTCMD1)를 생성한다. 제1 펄스신호(PUL1)가 tCCD 구간 중 클럭(CLK)의 제1 라이징에지에 동기되어 발생되는 펄스를 포함하는 경우 제1 디코더(32)는 tCCD 구간 중 클럭(CLK)의 제1 라이징에지에서 생성된 래치신호(CAR<1:5>)를 디코딩하여 제1 내부커맨드(INTCMD1)를 생성한다.
제1 펄스신호(PUL1)는 제1 라이징에지에 동기되어 발생되는 펄스를 포함하므로, 제1 디코더(32)는 tCCD 구간 중 불필요하게 래치신호(CAR<1:5>)를 디코딩하여 전류를 소모하지 않는다.
제2 펄스신호생성부(41)는 제2 내부커맨드(INTCMD2)가 생성되는 구간에서 라이징펄스(RPUL) 및 폴링펄스(FPUL)에 응답하여 발생되는 제2 펄스신호(PUL2)를 생성한다. 제2 펄스신호(PUL2)는 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에 동기되어 발생되는 펄스를 포함하는 것이 바람직하다.
제2 디코더(42)는 제2 펄스신호(PUL2)의 펄스가 발생되는 시점에서 래치신호(CAR<1:5>)를 디코딩하여 제2 내부커맨드(INTCMD2)를 생성한다. 제2 펄스신호(PUL2)가 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에 동기되어 발생되는 펄스를 포함하는 경우 제2 디코더(42)는 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에서 생성된 래치신호(CAR<1:5>)를 디코딩하여 제2 내부커맨드(INTCMD2)를 생성한다.
제2 펄스신호(PUL2)는 제2 라이징에지에 동기되어 발생되는 펄스를 포함하므로, 제2 디코더(42)는 tCCD 구간 중 불필요하게 래치신호(CAR<1:5>)를 디코딩하여 전류를 소모하지 않는다.
도 4는 제1 펄스신호생성부(31)의 일 실시예에 따른 도면이고, 도 5는 제1 펄스신호생성부(31)의 동작을 설명하기 위한 타이밍도이다.
도 4에 도시된 바와 같이, 제1 펄스신호생성부(31)는 플래그신호생성부(311), 리셋신호생성부(312), 구간신호생성부(313), 마스킹신호생성부(314) 및 버퍼부(315)로 구성된다. 플래그신호생성부(311)는 제1 내부커맨드(INTCMD1)가 생성되는 구간에서 로직하이레벨로 인에이블되는 플래그신호(FLAG)를 생성한다. 리셋신호생성부(312)는 플래그신호(FLAG)가 로직하이레벨로 인에이블된 구간에서 폴링펄스신호(FPUL)를 버퍼링하여 제1 리셋신호(RESET1)를 생성한다. 구간신호생성부(313)는 제1 리셋신호(RESET1)와 라이징펄스신호(RPUL)를 반전시켜 생성된 제1 셋신호(SET1) 및 라이징펄스신호(RPUL)를 입력받아 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에서 레벨 천이하는 제1 구간신호(PD1) 및 제2 구간신호(PD2)를 생성한다. 마스킹신호생성부(314)는 제1 리셋신호(RESET1), 폴링펄스신호(FPUL), 제1 구간신호(PD1) 및 제2 구간신호(PD2)에 응답하여 클럭(CLK)의 제1 폴링에지부터 제2 폴링에지까지 디스에이블되는 제1 마스킹신호(MSKP1)를 생성한다. 버퍼부(315)는 제1 마스킹신호(MSKP1)에 응답하여 라이징펄스신호(RPUL)를 버퍼링하여 제1 펄스신호(PUL1)를 생성한다. 여기서, 라이징펄스(RPUL)는 클럭(CLK)의 라이징에지에 동기하여 발생하는 펄스이고, 폴링펄스(FPUL)는 클럭(CLK)의 폴링에지에 동기하여 발생하는 펄스이다.
도 5를 참고하여 tCCD 구간이 T21부터 T25까지 설정된 경우에 있어 제1 펄스신호생성부(31)의 구체적인 동작을 살펴본다. 여기서, T21은 tCCD 구간 중 클럭(CLK)의 제1 라이징에지이고, T22는 tCCD 구간 중 클럭(CLK)의 제1 폴링에지이며, T23은 tCCD 구간 중 클럭(CLK)의 제2 라이징에지이고, T22는 tCCD 구간 중 클럭(CLK)의 제2 폴링에지이다.
우선, 플래그신호생성부(311)는 제1 내부커맨드(INTCMD1)를 입력받아 T21부터 T25까지 로직하이레벨로 인에이블되는 플래그신호(FLAG)를 생성한다. 제1 내부커맨드(INTCMD1)가 생성되는 동작은 후술한다.
다음으로, 구간신호생성부(313)는 제1 셋신호(SET1) 및 제1 리셋신호(RESET1)를 입력받아 제1 구간신호(PD1) 및 제2 구간신호(PD2)를 생성한다. 제1 셋신호(SET1)는 라이징펄스신호(RPUL)를 반전시켜 생성되므로, tCCD 구간 중 T21 및 T23에 동기되어 발생되는 펄스를 포함한다. 리셋신호생성부(312)에서 생성되는 제1 리셋신호(RESET1)는 tCCD 구간 중 T22 및 T24에 동기되어 발생되는 펄스를 포함한다. 노드(nd31)은 제1 셋신호(SET1)의 펄스가 입력되는 경우 풀업 구동되고, 제1 리셋신호(RESET1)의 펄스가 입력되는 경우 풀다운구동된다. 이와 같이 구동된 노드(nd31)의 신호는 라이징펄스신호(RPUL)에 응답하여 제1 구간신호(PD1) 및 제2 구간신호(PD2)로 전달된다. 이때, 생성되는 제1 구간신호(PD1)는 T23에서 로직하이레벨에서 로직로우레벨로 천이하고, 제2 구간신호(PD2)는 T23에서 로직로우레벨에서 로직하이레벨로 천이한다.
다음으로, 마스킹신호생성부(314)는 제1 구간신호(PD1)가 로직하이레벨인 구간에서 제1 리셋신호(RESET1)를 제2 리셋신호(RESET2)로 전달하고, 제2 구간신호(PD2)가 로직하이레벨인 구간에서 폴링펄스신호(FPUL)를 제2 셋신호(SET2)로 전달한다. 제2 리셋신호(RESET2)는 T22에 동기되어 발생되는 펄스를 포함하고, 제2 셋신호(SET2)는 T24에 동기되어 발생되는 펄스를 포함한다. 따라서, 노드(nd32)는 T22에서 풀다운구동되고, T24에서 풀업구동되므로, 제1 마스킹신호(MSKP1)는 T22부터 T24까지 로직로우레벨로 인에이블된다.
다음으로, 버퍼부(315)는 제1 마스킹신호(MSKP1)가 로직하이레벨로 인에이블된 구간에서 라이징펄스신호(RPUL)를 버퍼링하여 제1 펄스신호(PUL1)로 생성한다. 즉, 제1 마스킹신호(MSKP1)가 로직로우레벨로 디스에이블된 구간에서는 라이징펄스신호(RPUL)에 포함된 펄스가 제1 펄스신호(PUL1)로 전달되는 것이 차단되므로, 제1 펄스신호(PUL1)는 tCCD 구간 중 T21에 동기되어 발생되는 펄스만을 포함한다.
이상 살펴본 바와 같이, 제1 펄스신호생성부(31)는 라이징펄스신호(RPUL)에 포함된 펄스 중 tCCD 구간 중 클럭(CLK)의 제2 라이징에지에 동기되어 발생된 펄스를 차단하고, 제1 라이징에지에 동기되어 발생된 펄스만을 추출하여 제1 펄스신호(PUL1)로 출력한다.
도 6은 도 3에 도시된 커맨드디코더의 동작을 설명하기 위한 타이밍도이다.
도 6을 참고하면, 입력버퍼(1)에 입력되는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)는 X11, X12, Y11, Y12가 tCCD 구간 중 순차적으로 입력된다. 여기서, X11 및 X12는 각각 종래기술에서 클럭(CLK)의 라이징에지에 동기되어 입력되는 제1 내지 제10 커맨드어드레스신호(CA<1:10>) 중 제1 내지 제5 커맨드어드레스신호(CA<1:5>) 및 제6 내지 제10 커맨드어드레스신호(CA<6:10>)에 대응하도록 설정된다. 또한, Y11 및 Y12는 각각 종래기술에서 클럭(CLK)의 폴링에지에 동기되어 입력되는 제1 내지 제10 커맨드어드레스신호(CA<1:10>) 중 제1 내지 제5 커맨드어드레스신호(CA<1:5>) 및 제6 내지 제10 커맨드어드레스신호(CA<6:10>)에 대응하도록 설정된다. 따라서, X11, Y11에만 제1 내부커맨드(INTCMD1) 및 제2 내부커맨드(INTCMD2)에 대한 정보가 포함된다.
래치(2)는 클럭(CLK)의 라이징에지에 동기하여 입력버퍼(1)에서 입력된 제1 내지 제5 커맨드어드레스신호(CA<1:5>)를 래치하여 래치신호(CAR<1:5>)로 출력한다. 따라서, 래치(2)는 T21에 동기되어 입력된 X11을 래치하여 X13으로 출력하고, T23에 동기되어 입력된 Y11을 래치하여 Y13으로 출력한다.
제1 펄스신호생성부(31)는 T22부터 T24까지의 구간동안 로직로우레벨로 인에이블되는 제1 마스킹신호(MSKP1)를 생성하여 tCCD 구간 중 T21에 동기되어 발생되는 펄스만을 포함하는 제1 펄스신호(PUL1)를 생성한다. 따라서, 제1 디코더(32)는 tCCD 구간 중 T21에서만 제1 펄스신호(PUL1)의 펄스에 응답하여 래치신호(CAR<1:5>)를 디코딩하므로, 제1 내부커맨드(INTCMD1)는 T21부터 T25까지의 구간, 즉, tCCD 구간동안 생성된다.
한편, 제2 펄스신호생성부(41)는 tCCD 구간 중 T22부터 T24까지의 구간동안로직하이레벨로 디스에이블되는 제2 마스킹신호(MSKP2)에 응답하여 T23에 동기되어 발생되는 펄스만을 포함하는 제2 펄스신호(PUL2)를 생성한다. 따라서, 제2 디코더(42)는 tCCD 구간 중 T23에서만 제2 펄스신호(PUL2)의 펄스에 응답하여 래치신호(CAR<1:5>)를 디코딩하므로, 제2 내부커맨드(INTCMD2)는 T23부터 T25까지의 구간동안 생성된다.
이상을 정리하면 본 실시예에 따른 커맨드디코더는 제1 내지 제5 커맨드어드레스신호(CA<1:5>)만을 사용하여 제1 내부커맨드(INTCMD1) 및 제2 내부커맨드(INTCMD2)를 생성한다. 즉, 본 실시예에 따른 커맨드디코더는 종래보다 커맨드어드레스신호가 입력되는 핀의 수를 절반으로 감소시킬 수 있어 패키지 비용을 절감할 수 있다. 또한, tCCD 구간 중 모든 클럭에지에서 입력되는 제1 내지 제5 커맨드어드레스신호(CA<1:5>) 중 제1 마스킹신호(MSKP1) 및 제2 마스킹신호(MSKP2)를 이용하여 커맨드 정보를 포함한 신호만을 래치하고 디코딩함으로써, 전류소모를 감소시킬 수 있다.
1: 입력버퍼 2:래치
3: 제1 커맨드생성부 4: 제2 커맨드생성부
31: 제1 펄스신호생성부(31) 32: 제1 디코더
41: 제2 펄스신호생성부(41) 42: 제2 디코더
311: 플래그신호생성부 312: 리셋신호생성부
313: 구간신호생성부 314: 마스킹신호생성부
315: 버퍼부

Claims (17)

  1. 클럭의 제1 내지 제4 에지에서 별도의 어드레스 및 커맨드 정보를 갖는 커맨드어드레스신호를 기준전압에 따라 버퍼링하여 입력받는 입력버퍼;
    상기 클럭의 제1 및 제3 에지에서 상기 입력버퍼를 통해 입력된 커맨드어드레스신호를 래치하여 래치신호로 출력하는 래치;
    상기 클럭의 제1 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제1 내부커맨드를 생성하는 제1 커맨드생성부; 및
    상기 클럭의 제3 에지에서 상기 래치에서 출력되는 상기 래치신호를 디코딩하여 제2 내부커맨드를 생성하는 제2 커맨드생성부를 포함하는 커맨드디코더.
  2. 제 1 항에 있어서, 상기 클럭의 제1 및 제3 에지는 라이징에지이고, 상기 클럭의 제2 및 제4 에지는 폴링에지인 커맨드디코더.
  3. 제 1 항에 있어서, 상기 제1 커맨드생성부는
    제1 펄스신호의 펄스가 발생되는 시점에서 상기 래치신호를 디코딩하여 상기 제1 내부커맨드를 생성하는 제1 디코더; 및
    상기 제1 내부커맨드가 생성되는 구간에서 상기 클럭의 제1 에지에 동기되어 발생되는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 커맨드디코더.
  4. 제 3 항에 있어서, 상기 제1 펄스신호생성부는 상기 클럭의 제1 및 제3 에지에서 발생되는 펄스를 포함하는 라이징펄스신호를 제1 마스킹신호에 응답하여 버퍼링하여 상기 제1 펄스신호를 생성하는 커맨드디코더.
  5. 제 4 항에 있어서, 상기 제1 마스킹신호는 상기 클럭의 제3 에지에서 발생되는 라이징펄스신호에 포함된 펄스를 제거하기 위해 인에이블되는 커맨드디코더.
  6. 제 3 항에 있어서, 상기 제1 펄스신호생성부는
    상기 제1 내부커맨드가 생성되는 구간에서 인에이블되는 플래그신호를 생성하는 플래그신호생성부;
    상기 플래그신호가 인에이블되는 구간에서 상기 클럭의 제1 및 제3 에지에서 발생되는 펄스를 포함하는 라이징펄스신호를 버퍼링하여 제1 리셋신호를 생성하는 리셋신호생성부;
    상기 제1 리셋신호, 상기 라이징펄스신호, 및 상기 클럭의 제2 및 제4에지에서 발생되는 펄스를 포함하는 폴링펄스신호를 반전시켜 생성된 제1 셋신호에 응답하여 상기 클럭의 제2 에지에서 레벨천이하는 제1 및 제2 구간신호를 생성하는 구간신호생성부;
    상기 제1 리셋신호, 폴링펄스신호와 상기 제1 및 제2 구간신호에 응답하여 상기 제2 에지에서 상기 제4에지까지 인에이블되는 제1 마스킹신호를 생성하는 마스킹신호생성부; 및
    상기 제1 마스킹신호에 응답하여 상기 라이징펄스신호를 버퍼링하여 상기 제1 펄스신호를 생성하는 버퍼부를 포함하는 커맨드디코더.
  7. 제 1 항에 있어서, 상기 제2 커맨드생성부는
    제2 펄스신호의 펄스가 발생되는 시점에서 상기 래치신호를 디코딩하여 상기 제2 내부커맨드를 생성하는 제2 디코더; 및
    상기 제2 내부커맨드가 생성되는 구간에서 상기 클럭의 제2 에지에 동기되어 발생되는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스신호생성부를 포함하는 커맨드디코더.
  8. 제 7 항에 있어서, 상기 제2 펄스신호생성부는 상기 클럭의 제2 및 제4 에지에서 발생되는 펄스를 포함하는 폴링펄스신호를 제2 마스킹신호에 응답하여 버퍼링하여 상기 제2 펄스신호를 생성하는 커맨드디코더.
  9. 제 8 항에 있어서, 상기 제2 마스킹신호는 상기 클럭의 제4 에지에서 발생되는 폴링펄스신호에 포함된 펄스를 제거하기 위해 인에이블되는 커맨드디코더.
  10. 클럭의 제1 내지 제4 에지에서 별도의 어드레스 및 커맨드 정보를 갖는 커맨드어드레스신호를 상기 클럭의 제1 및 제3 에지에서 래치하여 래치신호로 출력하는 래치;
    제1 펄스신호의 펄스가 발생되는 시점에서 상기 래치신호를 디코딩하여 제1 내부커맨드를 생성하는 제1 디코더; 및
    상기 제1 내부커맨드가 생성되는 구간에서 상기 클럭의 제1 에지에 동기되어 발생되는 펄스를 포함하는 상기 제1 펄스신호를 생성하는 제1 펄스신호생성부를 포함하는 커맨드디코더.
  11. 제 10 항에 있어서, 상기 클럭의 제1 및 제3 에지는 라이징에지이고, 상기 클럭의 제2 및 제4 에지는 폴링에지인 커맨드디코더.
  12. 제 10 항에 있어서, 상기 제1 펄스신호생성부는 상기 클럭의 제1 및 제3 에지에서 발생되는 펄스를 포함하는 라이징펄스신호를 제1 마스킹신호에 응답하여 버퍼링하여 상기 제1 펄스신호를 생성하는 커맨드디코더.
  13. 제 12 항에 있어서, 상기 제1 마스킹신호는 상기 클럭의 제3 에지에서 발생되는 라이징펄스신호에 포함된 펄스를 제거하기 위해 인에이블되는 커맨드디코더.
  14. 제 10 항에 있어서, 상기 제1 펄스신호생성부는
    상기 제1 내부커맨드가 생성되는 구간에서 인에이블되는 플래그신호를 생성하는 플래그신호생성부;
    상기 플래그신호가 인에이블되는 구간에서 상기 클럭의 제1 및 제3 에지에서 발생되는 펄스를 포함하는 라이징펄스신호를 버퍼링하여 제1 리셋신호를 생성하는 리셋신호생성부;
    상기 제1 리셋신호, 상기 라이징펄스신호, 및 상기 클럭의 제2 및 제4에지에서 발생되는 펄스를 포함하는 폴링펄스신호를 반전시켜 생성된 제1 셋신호에 응답하여 상기 클럭의 제2 에지에서 레벨천이하는 제1 및 제2 구간신호를 생성하는 구간신호생성부;
    상기 제1 리셋신호, 폴링펄스신호와 상기 제1 및 제2 구간신호에 응답하여 상기 제2 에지에서 상기 제4에지까지 인에이블되는 제1 마스킹신호를 생성하는 마스킹신호생성부; 및
    상기 제1 마스킹신호에 응답하여 상기 라이징펄스신호를 버퍼링하여 상기 제1 펄스신호를 생성하는 버퍼부를 포함하는 커맨드디코더.
  15. 제 10 항에 있어서,
    제2 펄스신호의 펄스가 발생되는 시점에서 상기 래치신호를 디코딩하여 상기 제2 내부커맨드를 생성하는 제2 디코더; 및
    상기 제2 내부커맨드가 생성되는 구간에서 상기 클럭의 제2 에지에 동기되어 발생되는 펄스를 포함하는 상기 제2 펄스신호를 생성하는 제2 펄스신호생성부를 더 포함하는 커맨드디코더.
  16. 제 15 항에 있어서, 상기 제2 펄스신호생성부는 상기 클럭의 제2 및 제4 에지에서 발생되는 펄스를 포함하는 폴링펄스신호를 제2 마스킹신호에 응답하여 버퍼링하여 상기 제2 펄스신호를 생성하는 커맨드디코더.
  17. 제 16 항에 있어서, 상기 제2 마스킹신호는 상기 클럭의 제4 에지에서 발생되는 폴링펄스신호에 포함된 펄스를 제거하기 위해 인에이블되는 커맨드디코더.
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