JP2010182359A - 半導体記憶装置及びそのテスト方法 - Google Patents
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Abstract
【課題】アドレスラッチ動作とコマンド入力に応じた内部動作とを切り分け、内部回路の動作マージンを試験できる半導体記憶装置を提供する。
【解決手段】ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。
【選択図】図１
【解決手段】ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。
【選択図】図１
Description
本発明は、半導体記憶装置及びそのテスト方法に関し、特に、コマンド入力から次のコマンドが入力可能になるまでの時間を測定することができるテスト回路を備えた、半導体記憶装置及びそのテスト方法に関する。
近年の半導体記憶装置においては、外部から入力されるクロックの高速化によるデータの書き込み／読み出し処理の高速化の要求に伴い、あるコマンドを入力してから次のコマンドが入力可能になるまでの時間の短縮が要求されている。
このような半導体記憶装置の信頼性を確保するためには、半導体記憶装置の出荷前に、上述したコマンド入力から次のコマンドが入力可能になるまでの時間の短縮化に対応した試験を行なう必要がある。
このような試験を行なうことができるテスト回路を備えた半導体記憶装置としては、特許文献１及び特許文献２に記載された半導体装置が知られている。
このような半導体記憶装置の信頼性を確保するためには、半導体記憶装置の出荷前に、上述したコマンド入力から次のコマンドが入力可能になるまでの時間の短縮化に対応した試験を行なう必要がある。
このような試験を行なうことができるテスト回路を備えた半導体記憶装置としては、特許文献１及び特許文献２に記載された半導体装置が知られている。
例えば、特許文献１には、半導体記憶装置の特性測定試験の一つであるｔＲＣＤ測定（ＡＣＴコマンド入力からＲＥＡＤコマンド又はＷＲＩＴＥコマンドが入力可能になるまでの時間の測定）について記載されている。そして、特許文献１では、ｔＲＣＤ測定が、アドレス入力をロウアドレス入力からカラムアドレス入力に切り換える際の切り替えマージン（アドレスのセットアップ、ホールド時間）によって律速されてしまい、内部回路の特性に基づく本来のｔＲＣＤ時間測定が精確に測定できないことを問題としている。また、特許文献１においては、かかる問題を解決する技術として、ＡＣＴコマンド入力前に半導体記憶装置にロウアドレスを事前に保持し、ＡＣＴコマンド入力からＲＥＡＤコマンド又はＷＲＩＴＥコマンド入力の間にアドレスの切り替えを必要としない技術が開示されている。
また、特許文献２には、外部クロックに非同期の内部コマンド信号を、半導体内部記憶装置内で生成し、この内部コマンド信号により、内部回路を外部クロックには同期させず、外部クロックと同等の高周波数で試験する技術が開示されている。
ところで、上述のような半導体記憶装置においては、入力される外部クロックＣＫの高速化に伴い、コマンド入力の外部クロックに対するセットアップ時間（ｔＳ）、ホールド時間（ｔＨ）が短くなってきている。さらに、近年、入力端子数を削減するため、従来のコマンド用入力用端子を用いず、コマンド入力及びアドレス入力を共通のＣＡ端子（コマンドアドレス入力端子）から取り込む半導体記憶装置が開発されている。
このような半導体記憶装置は、外部クロックの立上りエッジ（Rise Edge）に同期してコマンド入力とアドレス入力の一部を装置外部から取り込み、外部クロックの立下りエッジ（Fall Edge）に同期して残りのアドレス入力を外部から取り込む。従って、外部クロックの高速化にともない、コマンド入力及びアドレス入力の外部クロックに対するセットアップ、ホールドマージンは、従来の半導体記憶装置に比べ、少なくなっている。
このような半導体記憶装置は、外部クロックの立上りエッジ（Rise Edge）に同期してコマンド入力とアドレス入力の一部を装置外部から取り込み、外部クロックの立下りエッジ（Fall Edge）に同期して残りのアドレス入力を外部から取り込む。従って、外部クロックの高速化にともない、コマンド入力及びアドレス入力の外部クロックに対するセットアップ、ホールドマージンは、従来の半導体記憶装置に比べ、少なくなっている。
一方、半導体記憶装置の出荷前におけるウェハ状態での試験では、試験コスト削減のため、１つのプローブに複数の半導体記憶装置を接続して試験を行なう方法が用いられている。例えば、コマンド入力用のプローブ１つに対し、複数の半導体記憶装置を接続する。
この場合、１つのプローブに複数の半導体記憶装置が接続されているため、入力される波形は鈍る。入力波形の鈍りが生じると、上述の半導体記憶装置は、コマンド入力のセットアップ時間、ホールド時間が短いため、正確にコマンドが入力されない問題があった。
この問題は、特に、通常動作時に要求される仕様よりも高速なクロックに同期させて内部回路を動作させ、内部回路の動作マージンを測定しようとする場合に顕著となってくる。
この場合、１つのプローブに複数の半導体記憶装置が接続されているため、入力される波形は鈍る。入力波形の鈍りが生じると、上述の半導体記憶装置は、コマンド入力のセットアップ時間、ホールド時間が短いため、正確にコマンドが入力されない問題があった。
この問題は、特に、通常動作時に要求される仕様よりも高速なクロックに同期させて内部回路を動作させ、内部回路の動作マージンを測定しようとする場合に顕著となってくる。
このような問題を解決するために、半導体記憶装置の試験時に、装置外部から入力される外部クロックの周期を通常動作モードより遅くして試験を行なう方法が考えられる。
しかし、従来の半導体記憶装置では、外部クロックを遅くすると内部回路の動作も遅くなってしまうため、通常動作時と同等又はより厳しい条件での試験を行うことができなくなる。
しかし、従来の半導体記憶装置では、外部クロックを遅くすると内部回路の動作も遅くなってしまうため、通常動作時と同等又はより厳しい条件での試験を行うことができなくなる。
特許文献１に記載された半導体記憶装置では、実際に内部回路の動作を開始させｔＲＣＤ測定を行なう際にはコマンド入力が必要であるため、アドレス入力のセットアップ、ホールド時間のマージンは確保できるものの、ｔＲＣＤ測定は、依然としてコマンド入力のセットアップ、ホールド時間により律速されてしまい、特に複数の半導体記憶装置を試験する場合に、ｔＲＣＤ測定を精確に行うことができないという問題があった。
また、特許文献２に記載された半導体記憶装置では、上述の内部コマンド信号は、内部回路を外部クロックに非同期で動作させるため、クロックに同期したｔＲＣＤ測定を精確に行なうことが出来ないという問題があった。
そこで、本発明は上述の問題点に鑑み、コマンド入力から次のコマンドが入力可能になるまでの時間を測定する半導体記憶装置の試験の際に、試験装置による同時測定数が多い場合でも、コマンド入力を精確に取り込み、上述のｔＲＣＤ測定を精度良く行うことができる半導体記憶装置を提供することを課題とする。
本発明は、外部から入力される第１のコマンドを取り込むと外部から供給されるクロック信号に同期して第１の動作を開始する通常動作モードと、外部から入力される第１のコマンドを取り込む際に第１の動作を開始せず、第１のコマンドを取り込んだ後に外部から入力される第２のコマンドを取り込むとクロック信号に同期して第１の動作を開始するテスト動作モードとを備えることを特徴とする半導体記憶装置である。
この発明によれば、半導体記憶装置は、テスト動作モードにおいては、順次入力される外部クロックに同期して、アドレス入力に応じたメモリセルのアドレスの決定動作と、コマンド入力に応じたメモリセル選択動作を異なる時刻に行うことができる。すなわち、アドレス入力及びコマンド入力の際は、外部クロックの周波数を低くして、コマンドアドレス入力信号ＣＡの外部クロックＣＫ及び反転外部クロック／ＣＫに対するセットアップ、ホールドマージンを大きくとることができる。また、コマンド入力に対応する動作の際には、外部クロックの周波数を高くして、この外部クロックに同期させて内部動作を行うことができ、例えば上述のｔＲＣＤ時間を厳しく設定した試験を行うことができる。
従って、試験装置による同時測定数が多い場合でも、コマンド入力を精度よく取り込み、上述のｔＲＣＤ測定を精度良く行うことができる半導体記憶装置を提供できる。よって、外部クロックの高速化又はコマンド入力ピン数の削減によって、コマンドのセットアップ、ホールド時間が短くなった場合でも、ｔＲＣＤの短縮に対応した試験を行なうことができ、その結果、半導体記憶装置の信頼性を高めることができる効果を奏する。
（第１実施形態）
図１は、本発明の実施形態である半導体記憶装置１００のブロック図である。
図１において、半導体記憶装置１００は、コマンドデコーダ部、セレクタ部、アドレス制御部及びメモリセルアレイ部を備えている。コマンドデコーダ部は、ＣＭＤ回路１０１〜１０４及びＴＣＭＤ回路１０５〜１０６から構成され、セレクタ部はセレクタ１１１〜１１３から構成される。また、アドレス制御部は、ロウコントロール回路１２１及びカラムコントロール回路１３１から構成され、メモリセルアレイ部はメモリセルアレイ１４０から構成される。
図１は、本発明の実施形態である半導体記憶装置１００のブロック図である。
図１において、半導体記憶装置１００は、コマンドデコーダ部、セレクタ部、アドレス制御部及びメモリセルアレイ部を備えている。コマンドデコーダ部は、ＣＭＤ回路１０１〜１０４及びＴＣＭＤ回路１０５〜１０６から構成され、セレクタ部はセレクタ１１１〜１１３から構成される。また、アドレス制御部は、ロウコントロール回路１２１及びカラムコントロール回路１３１から構成され、メモリセルアレイ部はメモリセルアレイ１４０から構成される。
本実施形態において、半導体記憶装置１００は、外部クロックＣＫ及びその反転信号である反転外部クロック／ＣＫに同期して、図示しないＣＡ端子（コマンドアドレス入力端子）から入力されるコマンドアドレス入力信号ＣＡ（ＣＡ０〜９）を、コマンドデコーダ部において取り込む。そして、アドレス入力に応じて番地が決定されるメモリセルアレイ部のＣｅｌｌ（メモリセル）を、コマンド入力に応じて選択動作させ、ＩＯ線を介して半導体記憶装置１００の外部から又は外部へデータを入力又は出力する。
具体的には、第１のコマンド（例えば、ＡＣＴコマンド）の入力に応じて第１の動作である第１の選択動作（ワード線の選択動作）を行ない、第２のコマンド（例えば、ＲＥＡＤコマンド）の入力に応じて第２の動作である第２の選択動作（カラムスイッチの選択動作）を行なう。
具体的には、第１のコマンド（例えば、ＡＣＴコマンド）の入力に応じて第１の動作である第１の選択動作（ワード線の選択動作）を行ない、第２のコマンド（例えば、ＲＥＡＤコマンド）の入力に応じて第２の動作である第２の選択動作（カラムスイッチの選択動作）を行なう。
また、半導体記憶装置１００は、その選択動作において、テスト信号ＴＥＳＴの論理レベルに応じて、通常動作モードとテスト動作モードの２モードの設定が可能である。そして、両動作モードにおいて、コマンド入力に対応する選択動作を、外部クロックに同期させたタイミングで行う。
以下、この構成について詳細に説明する。
以下、この構成について詳細に説明する。
ＣＭＤ回路１０１は、外部からＣＡ端子を介して入力されるコマンドアドレス入力信号ＣＡ（ＣＡ０〜９）の論理レベルに応じて、ロウ系のコマンド、例えば、ＡＣＴコマンドを取り込む回路である。また、ＣＭＤ回路１０１は、外部クロックＣＫの立上りエッジに同期してワンショットパルスである内部コマンド信号ａを出力する。
ＣＭＤ回路１０２は、ＡＣＴコマンドに同期した内部コマンド信号ａを保持し、反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｂを出力する。
ＣＭＤ回路１０３は、外部から入力されるカラム系のコマンド、例えば、ＲＥＡＤコマンド、に応じて、外部クロックＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｃを出力する。
ＣＭＤ回路１０４は、ＲＥＡＤコマンドに同期した内部コマンド信号ｃを保持し、反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｄを出力する。
ＣＭＤ回路１０２は、ＡＣＴコマンドに同期した内部コマンド信号ａを保持し、反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｂを出力する。
ＣＭＤ回路１０３は、外部から入力されるカラム系のコマンド、例えば、ＲＥＡＤコマンド、に応じて、外部クロックＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｃを出力する。
ＣＭＤ回路１０４は、ＲＥＡＤコマンドに同期した内部コマンド信号ｃを保持し、反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｄを出力する。
また、ＴＣＭＤ回路１０５は、ＣＭＤ回路１０３から出力される内部コマンド信号ｃが入力されると、活性化し、活性化後に最初に入力された外部クロックＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｅを出力する。
ＴＣＭＤ回路１０６は、ＴＣＭＤ回路１０５から出力される内部コマンド信号ｅが入力されると活性化し、活性化後に最初に入力された反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｆを出力する。
ＴＣＭＤ回路１０６は、ＴＣＭＤ回路１０５から出力される内部コマンド信号ｅが入力されると活性化し、活性化後に最初に入力された反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｆを出力する。
セレクタ１１１は、内部コマンド信号ｂと内部コマンド信号ｅが入力され、制御用のテスト信号ＴＥＳＴの論理レベルに応じて、内部コマンド信号ｂと内部コマンド信号ｅのどちらか一方を、後段のロウコントロール回路１２１に対して内部コマンド信号ｇとして出力する。
ここで、内部コマンド信号ｇは、後段のロウコントロール回路１２１に、外部から入力されたロウ系のコマンドに対応した所定の動作の開始タイミングを伝える信号である。
なお、テスト信号ＴＥＳＴは、図１においては図示していない、例えばモードセレクト回路等において、外部より入力される信号の論理レベルに応じて、通常動作モード及びテスト動作モードにおいて、信号の論理レベルが切り替えられるものとする。なお、テスト信号ＴＥＳＴは、専用のテスト用端子から入力される構成としても良い。
ここで、内部コマンド信号ｇは、後段のロウコントロール回路１２１に、外部から入力されたロウ系のコマンドに対応した所定の動作の開始タイミングを伝える信号である。
なお、テスト信号ＴＥＳＴは、図１においては図示していない、例えばモードセレクト回路等において、外部より入力される信号の論理レベルに応じて、通常動作モード及びテスト動作モードにおいて、信号の論理レベルが切り替えられるものとする。なお、テスト信号ＴＥＳＴは、専用のテスト用端子から入力される構成としても良い。
セレクタ１１２は、内部コマンド信号ｃと内部コマンド信号ｅが入力され、テスト信号ＴＥＳＴの論理レベルに応じて、内部コマンド信号ｃと内部コマンド信号ｅのどちらか一方を、後段のカラムコントロール回路１３１に対して内部コマンド信号ｈとして出力する。
セレクタ１１３は、内部コマンド信号ｄと内部コマンド信号ｆが入力され、制御用のテスト信号ＴＥＳＴの論理レベルに応じて、内部コマンド信号ｄと内部コマンド信号ｆのどちらか一方を、後段のカラムコントロール回路１３１に対して内部コマンド信号ｉとして出力する
ここで、内部コマンド信号ｈと内部コマンド信号ｉは、後段のカラムコントロール回路１３１に、外部から入力されたカラム系のコマンドに対応した所定の動作の開始タイミングを伝える信号である。
セレクタ１１３は、内部コマンド信号ｄと内部コマンド信号ｆが入力され、制御用のテスト信号ＴＥＳＴの論理レベルに応じて、内部コマンド信号ｄと内部コマンド信号ｆのどちらか一方を、後段のカラムコントロール回路１３１に対して内部コマンド信号ｉとして出力する
ここで、内部コマンド信号ｈと内部コマンド信号ｉは、後段のカラムコントロール回路１３１に、外部から入力されたカラム系のコマンドに対応した所定の動作の開始タイミングを伝える信号である。
ロウコントロール回路１２１は、外部から入力されたロウアドレスに対応する所定のワード線を活性化させる回路である。ロウコントロール回路１２１は、内部コマンド信号ａ，ｂに応じてＣＡ端子から入力されるアドレスをロウアドレスとして保持するロウアドレス保持部１２２を備える。ロウコントロール回路１２１は、セレクタ１１１から出力される内部コマンド信号ｇのワンショットパルスの入力に応じて、ＷＯＲＤ制御信号（ワード線制御信号）を活性化する。
カラムコントロール回路１３１は、外部から入力されるカラムアドレスに対応する所定のＹＳＷ選択線を活性化する回路である。カラムコントロール回路１３１は、内部コマンド信号ｃ，ｄに応じてＣＡ端子から入力されるアドレスをカラムアドレスとして保持するカラムアドレス保持部１３２を備える。カラムコントロール回路１３１は、セレクタ１１２から出力される内部コマンド信号ｈ及びセレクタ１１３から出力される内部コマンド信号ｉに応じて、ＹＳＷ制御信号を活性化する。
具体的には、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されると、ＹＳＷ制御信号を活性化する。
具体的には、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されると、ＹＳＷ制御信号を活性化する。
メモリセルアレイ１４０は、メモリセルＣｅｌｌが複数配置されたメモリセル領域と、カラムスイッチと、図１においては示していないワードドライバ及びカラムデコーダとを備えている。
メモリセル領域は、複数のワード線と複数のビット線とを有し、さらに、ビット線とワード線との交点に設けられた複数のメモリセルを備える。図１においては、説明の都合上一のビット線と一のワード線を示し、この交点に一のメモリセルＣｅｌｌを示している。
なお、メモリセルＣｅｌｌは、例えばＤＲＡＭであれば、容量素子と、ゲート端子がワード線へ、ソース又はドレイン端子の一方の端子が容量素子へ、ソース又はドレイン端子の他方の端子がビット線へと接続された一のトランジスタから構成される。そして、メモリセルＣｅｌｌは、上述のＷＯＲＤ制御信号が入力されるワードドライバが出力する信号ＷＯＲＤにより、ビット線と電気的に接続され、ビット線へデータを出力する。
メモリセル領域は、複数のワード線と複数のビット線とを有し、さらに、ビット線とワード線との交点に設けられた複数のメモリセルを備える。図１においては、説明の都合上一のビット線と一のワード線を示し、この交点に一のメモリセルＣｅｌｌを示している。
なお、メモリセルＣｅｌｌは、例えばＤＲＡＭであれば、容量素子と、ゲート端子がワード線へ、ソース又はドレイン端子の一方の端子が容量素子へ、ソース又はドレイン端子の他方の端子がビット線へと接続された一のトランジスタから構成される。そして、メモリセルＣｅｌｌは、上述のＷＯＲＤ制御信号が入力されるワードドライバが出力する信号ＷＯＲＤにより、ビット線と電気的に接続され、ビット線へデータを出力する。
また、メモリセルアレイ１４０は、複数のビット線のうちの一部のビット線を、外部のＩＯ線へ電気的に接続するカラムスイッチを備える。図１において、このカラムスイッチは、カラムスイッチトランジスタＮ１として示されており、ゲート端子がＹＳＷ選択線へ、ソース又はドレイン端子の一方の端子がビット線へ、ソース又はドレイン端子の他方の端子がＩＯ線へと接続されている。そして、カラムスイッチトランジスタＮ１は、上述のＹＳＷ制御信号が入力されるカラムデコーダが出力する信号ＹＳＷにより、ビット線とＩＯ線を電気的に接続する。このようにして、選択されたメモリセルは、ビット線及びＩＯ線を介して、半導体記憶装置１００の外部からデータが入出力される。
次に、半導体記憶装置１００の通常動作モードにおける動作について、図２を用いて説明する。図２は、半導体記憶装置１００の通常動作モード時のＡＣＴコマンド入力から信号ＹＳＷが出力されるまでの動作を示すタイミングチャートである。
まず、時刻ｔ１において、ＣＭＤ回路１０１は、外部から入力される外部クロックＣＫの立上りエッジに同期して、ＣＡ端子からコマンドアドレス入力信号ＣＡ（ＣＡ０〜９）の論理レベルに応じてＡＣＴコマンドを取り込み、内部コマンド信号ａを第１の論理レベル（以下、Ｌレベルとする）から第２の論理レベル（以下、Ｈレベルとする）へと遷移させる。内部コマンド信号ａは、その立上りが外部クロックＣＫの立上りに同期したワンショットパルスである。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ａの立上りに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０２は、内部コマンド信号ａの論理レベル（Ｈレベル）を保持する。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ａの立上りに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０２は、内部コマンド信号ａの論理レベル（Ｈレベル）を保持する。
次に、時刻ｔ２において、ＣＭＤ回路１０２は、内部に保持した内部コマンド信号ａの論理レベル（Ｈレベル）と、反転外部クロック／ＣＫの立上りエッジ（Ｈレベル）の論理レベルに応じて、内部コマンド信号ｂをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｂは、その立上りが反転外部クロック／ＣＫの立上りに同期したワンショットパルスである。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ｂに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（２）として保持する。これにより、ロウアドレス保持部１２２は、選択すべきメモリセルＣｅｌｌのロウアドレスを、ＲＡＤＤ（１）＋ＲＡＤＤ（２）としてラッチする。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ｂに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（２）として保持する。これにより、ロウアドレス保持部１２２は、選択すべきメモリセルＣｅｌｌのロウアドレスを、ＲＡＤＤ（１）＋ＲＡＤＤ（２）としてラッチする。
また、時刻ｔ２においては、セレクタ１１１は、テスト信号ＴＥＳＴがＬレベルであるので、内部コマンド信号ｂの論理レベルの遷移に応じて、内部コマンド信号ｇをＬレベルからＨレベルへと遷移させる。これにより、ロウコントロール回路１２１は、内部コマンド信号ｇに応じて、ＷＯＲＤ制御信号（ワード線制御信号）を活性化する。また、メモリセルアレイ内のワードドライバは、ワード線へ、ＬレベルからＨレベルへ遷移する信号ＷＯＲＤを出力する。そして、メモリセルＣｅｌｌは、ビット線と電気的に接続され、図２においては図示しないが、ビット線へ記憶されたデータを出力する。
次に、時刻ｔ３において、ＣＭＤ回路１０３は、外部から入力される外部クロックＣＫの立上りエッジに同期して、ＣＡ端子から入力されるコマンドアドレス入力信号ＣＡ（ＣＡ０〜９）の論理レベルに応じてＲＥＡＤコマンドを取り込み、内部コマンド信号ｃをＬレベルからＨレベルへ遷移させる。内部コマンド信号ｃは、その立上りが外部クロックＣＫの立上りに同期したワンショットパルスである。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｃの立上りに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０４は、内部コマンド信号ｃの論理レベル（Ｈレベル）を保持する。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｃの立上りに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０４は、内部コマンド信号ｃの論理レベル（Ｈレベル）を保持する。
また、時刻ｔ３においては、セレクタ１１２は、テスト信号ＴＥＳＴがＬレベルであるので、内部コマンド信号ｃの論理レベルの遷移に応じて、内部コマンド信号ｈをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｈは、その立上りが内部コマンド信号ｃの立上りに同期したワンショットパルスである。
次に、時刻ｔ４において、ＣＭＤ回路１０４は、内部に保持した内部コマンド信号ｃの論理レベル（Ｈレベル）と、反転外部クロック／ＣＫの立上りエッジ（Ｈレベル）の論理レベルに応じて、内部コマンド信号ｄをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｄは、その立上りが反転外部クロック／ＣＫの立上りに同期したワンショットパルスである。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｄに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（２）として保持する。これにより、カラムアドレス保持部１３２は、選択すべきメモリセルＣｅｌｌのカラムアドレスを、ＣＡＤＤ（１）＋ＣＡＤＤ（２）としてラッチする。
また、時刻ｔ４においては、セレクタ１１３は、テスト信号ＴＥＳＴがＬレベルであるので、内部コマンド信号ｄの論理レベルの遷移に応じて、内部コマンド信号ｉをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｉは、その立上りが内部コマンド信号ｄの立上りに同期したワンショットパルスである。
これにより、カラムコントロール回路１３１は、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されるので、ＹＳＷ制御信号をＬレベルからＨレベルへと遷移させる。
これにより、カラムコントロール回路１３１は、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されるので、ＹＳＷ制御信号をＬレベルからＨレベルへと遷移させる。
また、メモリセルアレイ内のカラムデコーダは、ＹＳＷ制御信号の遷移を受けて、ＹＳＷ選択線へ、ＬレベルからＨレベルへ遷移する信号ＹＳＷを出力する。そして、ビット線はＩＯ線と電気的に接続され、図２においては図示しないが、ＩＯ線へメモリセルＣｅｌｌに記憶されたデータを出力する。このように、選択されたメモリセルのデータは、ビット線及びＩＯ線を介して、半導体記憶装置１００の外部へ出力される。
次に、半導体記憶装置１００のテスト動作モードにおける動作について、図３及び図４を用いて説明する。図３は、半導体記憶装置１００の試験の構成を示すブロック図であり、半導体記憶装置１００と、テストモード動作において試験される際に用いられるテスト装置３００との接続関係を示している。また、図４は、半導体記憶装置１００のテスト動作モード時のＡＣＴコマンド入力から信号ＹＳＷが出力されるまでの動作を示すタイミングチャートである。
図３においては、複数個の半導体記憶装置１００（図３において、半導体記憶装置１００ａ、半導体記憶装置１００ｂで示す）が、テスト装置３００に並列接続されており、上述のコマンドアドレス入力信号、外部クロック及び逆相外部クロックがそれぞれ、コマンドアドレス入力信号ＣＡ、外部クロックＣＫ，反転外部クロック／ＣＫとして、共通に入力される様子を示している。また、各半導体記憶装置に入出力されるデータは、それぞれＤＱａ、ＤＱｂとして、独立にテスト装置３００に入出力され、入力データは、テスト装置３００内のドライバから入力され、出力データは、テスト装置３００内のコンパレータによりその論理レベルが判定される。
また、各信号や入力データの入力タイミング設定、発生及び出力データの判定は、テスト装置３００が、ユーザーによって設定されたプログラムに従って行う。
従って、テスト装置３００は、ユーザーが設定したプログラムに従って、外部クロックＣＫ及び反転外部クロック／ＣＫの周波数の切り替えを行うこともできる。
従って、テスト装置３００は、ユーザーが設定したプログラムに従って、外部クロックＣＫ及び反転外部クロック／ＣＫの周波数の切り替えを行うこともできる。
以下に、半導体記憶装置１００のテスト動作モードにおける動作について、詳述する。
まず、時刻ｔ１において、ＣＭＤ回路１０１は、外部から入力される外部クロックＣＫの立上りエッジに同期して、ＡＣＴコマンドを取り込み、内部コマンド信号ａをＬレベルから、Ｈレベルへと遷移させる。内部コマンド信号ａは、その立上りが外部クロックＣＫの立上りに同期したワンショットパルスである。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ａの立上りに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０２は、内部コマンド信号ａの論理レベル（Ｈレベル）を保持する。
まず、時刻ｔ１において、ＣＭＤ回路１０１は、外部から入力される外部クロックＣＫの立上りエッジに同期して、ＡＣＴコマンドを取り込み、内部コマンド信号ａをＬレベルから、Ｈレベルへと遷移させる。内部コマンド信号ａは、その立上りが外部クロックＣＫの立上りに同期したワンショットパルスである。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ａの立上りに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０２は、内部コマンド信号ａの論理レベル（Ｈレベル）を保持する。
次に、時刻ｔ２において、ＣＭＤ回路１０２は、内部に保持した内部コマンド信号ａの論理レベル（Ｈレベル）と、反転外部クロック／ＣＫの立上りエッジ（Ｈレベル）の論理レベルに応じて、内部コマンド信号ｂをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｂは、その立上りが反転外部クロック／ＣＫの立上りに同期したワンショットパルスである。
また、ロウコントロール回路１２１内のロウアドレス保持部１２２は、内部コマンド信号ｂに応じて、ＣＡ端子から入力されるアドレスを、ロウアドレスＲＡＤＤ（２）として保持する。これにより、ロウアドレス保持部１２２は、選択すべきメモリセルＣｅｌｌのロウアドレスを、ＲＡＤＤ（１）＋ＲＡＤＤ（２）としてラッチする。
なお、時刻ｔ２においては、セレクタ１１１は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｇの論理レベルを、内部コマンド信号ｅの論理レベルと同一の論理レベル、すなわち、Ｌレベルに維持している。
次に、時刻ｔ３において、ＣＭＤ回路１０３は、外部から入力される外部クロックＣＫの立上りエッジに同期して、ＲＥＡＤコマンドを取り込み、内部コマンド信号ｃをＬレベルからＨレベルへ遷移させる。内部コマンド信号ｃは、その立上りが外部クロックＣＫの立上りに同期したワンショットパルスである。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｃの立上りに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０４は、内部コマンド信号ｃの論理レベル（Ｈレベル）を保持する。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｃの立上りに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（１）として保持する。
なお、ＣＭＤ回路１０４は、内部コマンド信号ｃの論理レベル（Ｈレベル）を保持する。
また、時刻ｔ３においては、セレクタ１１２は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｈの論理レベルを、内部コマンド信号ｅの論理レベルと同一の論理レベル、すなわち、Ｌレベルに維持している。
次に、時刻ｔ４において、ＣＭＤ回路１０４は、内部に保持した内部コマンド信号ｃの論理レベル（Ｈレベル）と、反転外部クロック／ＣＫの立上りエッジ（Ｈレベル）の論理レベルに応じて、内部コマンド信号ｄをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｄは、その立上りが反転外部クロック／ＣＫの立上りに同期したワンショットパルスである。
また、カラムコントロール回路１３１内のカラムアドレス保持部１３２は、内部コマンド信号ｄに応じて、ＣＡ端子から入力されるアドレスを、カラムアドレスＣＡＤＤ（２）として保持する。これにより、カラムアドレス保持部１３２は、選択すべきメモリセルＣｅｌｌのカラムアドレスを、ＣＡＤＤ（１）＋ＣＡＤＤ（２）としてラッチする。
なお、時刻ｔ４においては、セレクタ１１３は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｉの論理レベルを、内部コマンド信号ｆの論理レベルと同一の論理レベル、すなわち、Ｌレベルに維持している。
ここまでの動作において、半導体記憶装置１００には、ＡＣＴコマンドを内部コマンド信号ａとしてＣＭＤ回路１０２に、また、ＲＥＡＤコマンドを内部コマンド信号ｃとしてＣＭＤ回路１０４に、それぞれ論理レベルがＨレベルの信号として、ラッチしている。
また、ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、それぞれアドレスＲＡＤＤ（１）＋ＲＡＤＤ（２）及びＣＡＤＤ（１）＋ＣＡＤＤ（２）をラッチしており、選択すべきメモリセルのアドレスは決定されている。
また、ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、それぞれアドレスＲＡＤＤ（１）＋ＲＡＤＤ（２）及びＣＡＤＤ（１）＋ＣＡＤＤ（２）をラッチしており、選択すべきメモリセルのアドレスは決定されている。
また、テスト装置３００は、ここまでの時間において、ユーザーが作製するプログラムにより、外部クロックＣＫ及び反転外部クロック／ＣＫを低い周波数で、半導体記憶装置１００ａ及び１００ｂに対して供給する。従って、半導体記憶装置１００ａ，１００ｂは、アドレス及びコマンド入力を、外部クロックＣＫ及び反転外部クロック／ＣＫに対するセットアップ、ホールド時間に余裕を持たせて取り込んでいる。
この後、テスト装置３００は、時刻ｔ５までの間において、外部クロックＣＫ及び反転外部クロック／ＣＫの周波数を、時刻ｔ４までの周波数に比べて高周波に変更し、半導体記憶装置１００ａ及び１００ｂへ供給する。
時刻ｔ５において、ＴＣＭＤ回路１０５は、時刻ｔ３において内部コマンド信号ｃを取り込み活性化しているので、活性化後に最初に入力された外部クロックＣＫの立上りエッジに同期して、ワンショットパルスである内部コマンド信号ｅを出力する。
なお、ＴＣＭＤ回路１０６は、内部コマンド信号ｅが入力され、活性化する。
時刻ｔ５において、ＴＣＭＤ回路１０５は、時刻ｔ３において内部コマンド信号ｃを取り込み活性化しているので、活性化後に最初に入力された外部クロックＣＫの立上りエッジに同期して、ワンショットパルスである内部コマンド信号ｅを出力する。
なお、ＴＣＭＤ回路１０６は、内部コマンド信号ｅが入力され、活性化する。
また、時刻ｔ５においては、セレクタ１１１は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｅの論理レベルの遷移に応じて、内部コマンド信号ｇをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｇは、その立上りが内部コマンド信号ｅの立上りに同期したワンショットパルスである。これにより、ロウコントロール回路１２１は、内部コマンド信号ｇに応じて、ＷＯＲＤ制御信号（ワード線制御信号）を活性化する。また、メモリセルアレイ内のワードドライバは、ワード線へ、ＬレベルからＨレベルへ遷移する信号ＷＯＲＤを出力する。そして、メモリセルＣｅｌｌは、ビット線と電気的に接続され、図４においては図示しないが、ビット線へ記憶されたデータを出力する。
また、時刻ｔ５においては、セレクタ１１２は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｅの論理レベルの遷移に応じて、内部コマンド信号ｈをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｈは、その立上りが内部コマンド信号ｅの立上りに同期したワンショットパルスである。
次に、時刻ｔ６において、ＴＣＭＤ回路１０６は、時刻ｔ５において内部コマンド信号ｅを取り込み活性化しているので、活性化後に最初に入力された反転外部クロック／ＣＫの立上りエッジに同期したワンショットパルスである内部コマンド信号ｆを出力する。
また、セレクタ１１３は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｆの論理レベルの遷移に応じて、内部コマンド信号ｉをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｉは、その立上りが内部コマンド信号ｆの立上りに同期したワンショットパルスである。
これにより、カラムコントロール回路１３１は、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されるので、ＹＳＷ制御信号をＬレベルからＨレベルへと遷移させる。なお、図４に示した時刻ｔ５から時刻ｔ６までの時間、すなわち外部クロックＣＫの一周期分の時間が、上述のｔＲＣＤ時間に相当する。
また、セレクタ１１３は、テスト信号ＴＥＳＴがＨレベルであるので、内部コマンド信号ｆの論理レベルの遷移に応じて、内部コマンド信号ｉをＬレベルからＨレベルへと遷移させる。内部コマンド信号ｉは、その立上りが内部コマンド信号ｆの立上りに同期したワンショットパルスである。
これにより、カラムコントロール回路１３１は、内部コマンド信号ｈのワンショットパルスが入力された後に、内部コマンド信号ｉのワンショットパルスが入力されるので、ＹＳＷ制御信号をＬレベルからＨレベルへと遷移させる。なお、図４に示した時刻ｔ５から時刻ｔ６までの時間、すなわち外部クロックＣＫの一周期分の時間が、上述のｔＲＣＤ時間に相当する。
また、メモリセルアレイ内のカラムデコーダは、ＹＳＷ制御信号の遷移を受けて、ＹＳＷ選択線へ、ＬレベルからＨレベルへ遷移する信号ＹＳＷを出力する。そして、ビット線はＩＯ線と電気的に接続され、図４においては図示しないが、ＩＯ線へメモリセルＣｅｌｌに記憶されたデータを出力する。このように、選択されたメモリセルのデータは、ビット線及びＩＯ線を介して、半導体記憶装置１００の外部へ出力される。
このように、本発明の半導体記憶装置（半導体記憶装置１００）は、外部から入力される第１のコマンド(ＡＣＴコマンド)を取り込むと外部から供給されるクロック信号（外部クロックＣＫ及び反転外部クロック／ＣＫ）に同期して第１の動作(ワード線の選択動作)を開始する通常動作モードと、外部から入力される第１のコマンド(ＡＣＴコマンド)を取り込む際に第１の動作(ワード線の選択動作)を開始せず、第１のコマンド(ＡＣＴコマンド)を取り込んだ後に外部から入力される第２のコマンド(ＲＥＡＤコマンド)を取り込むとクロック信号（外部クロックＣＫ及び反転外部クロック／ＣＫ）に同期して第１の動作(ワード線の選択動作)を開始するテスト動作モードとを備えることを特徴とする半導体記憶装置（半導体記憶装置１００）である。
これにより、半導体記憶装置１００は、テスト動作モードにおいては、時系列に入力される外部クロックの異なる時刻において、アドレス入力に応じたメモリセルのアドレスの決定動作と、コマンド入力に応じたメモリセル選択動作を、それぞれ外部クロックに同期させて行うことができる。すなわち、アドレス入力及びコマンド入力の際は、外部クロックの周波数を低くして（時刻ｔ１〜時刻ｔ４）、コマンドアドレス入力信号ＣＡの外部クロックＣＫ及び反転外部クロック／ＣＫに対するセットアップ、ホールドマージンを大きくとることができる。また、コマンド入力に対応する動作の際には、外部クロックの周波数を高くして（時刻ｔ５〜ｔ６）、この外部クロックに同期させて内部動作を行うことができ、例えば上述のｔＲＣＤ時間を厳しく設定した試験を行うことができる。
従って、試験装置による同時測定数が多い場合でも、コマンド入力を精度よく取り込み、上述のｔＲＣＤ測定を精度良く行うことができる半導体記憶装置を提供できる。よって、外部クロックの高速化又はコマンド入力ピン数の削減によって、コマンドのセットアップ、ホールド時間が短くなった場合でも、ｔＲＣＤの短縮に対応した試験を行なうことができ、その結果、半導体記憶装置の信頼性を高めることができる効果を奏する。
（第２実施形態）
次に、本発明の第２の実施形態について、図５乃至図８を用いて説明する。
図５は、本発明の実施形態である半導体記憶装置２００のブロック図である。
なお、図５において、例えば、コマンドデコーダ回路のように図１と共通する部分については、図１と同一の符号を付している。
まず、半導体記憶装置２００を構成する部分のうち、図１と相違する部分について説明する。
次に、本発明の第２の実施形態について、図５乃至図８を用いて説明する。
図５は、本発明の実施形態である半導体記憶装置２００のブロック図である。
なお、図５において、例えば、コマンドデコーダ回路のように図１と共通する部分については、図１と同一の符号を付している。
まず、半導体記憶装置２００を構成する部分のうち、図１と相違する部分について説明する。
図５において、ＡＮＤ回路１５０が、セレクタ１１１〜１１３へ入力されるテスト信号ＴＥＳＴ２を出力する。ＡＮＤ回路１５０は２入力の論理積回路であり、入力されるテスト信号ＴＥＳＴ１と未使用アドレス信号ＣＡ９の論理レベルに応じて、テスト信号ＴＥＳＴ２を出力する。未使用アドレス信号ＣＡ９とは、アドレス入力及びコマンド入力の際使用されないアドレス信号であり、外部から半導体記憶装置２００に入力される。また、テスト信号ＴＥＳＴ１は、図1におけるテスト信号ＴＥＳＴと同じく、図５においては図示していない、例えばモードセレクト回路等において、外部より入力される信号の論理レベルに応じて、通常動作モード及びテスト動作モードにおいて、信号の論理レベルが切り替えられるものとする。なお、テスト信号ＴＥＳＴ１は、専用のテスト用端子から入力される構成としてもよい。
本実施形態において、半導体記憶装置２００は、外部クロックＣＫ及びその反転信号である反転外部クロック／ＣＫに同期して、図示しないＣＡ端子（コマンドアドレス入力端子）から入力されるコマンドアドレス入力信号ＣＡ（ＣＡ０〜９）を、コマンドデコーダ部において取り込む。そして、アドレス入力に応じて番地が決定されるメモリセルアレイ部のＣｅｌｌ（メモリセル）を、コマンド入力に応じて選択動作させ、ＩＯ線を介して半導体記憶装置２００の外部からデータを入出力する。また、半導体記憶装置２００は、その選択動作において、テスト信号ＴＥＳＴ１及び未使用アドレス信号ＣＡ９の論理レベルに応じて、通常動作モードと、第１及び第２のテストモード（以下の説明において、第２のテストモードを通常テストモードとし、第１のテストモードを内部動作分離テストモードとする。）との設定が可能である。そして、これらの動作モードにおいて、コマンド入力に対応するメモリセルＣｅｌｌの選択動作を、外部クロックに同期させたタイミングで行う。
図６及び図７は、半導体記憶装置２００がテスト動作モードに設定された時のＡＣＴコマンド入力から信号ＹＳＷが出力されるまでの動作を示すタイミングチャートであり、図６が通常テストモードの動作を、図７が内部動作分離テストモードの動作を示している。
なお、２つのテスト動作モードにおいて、半導体記憶装置２００は、上述の第1の実施形態におけるテスト動作モードと同じく、テスト装置３００に複数個並列接続され、共通の外部クロックＣＫ、反転外部クロック／ＣＫ及びコマンドアドレス入力信号ＣＡが入力される。
なお、２つのテスト動作モードにおいて、半導体記憶装置２００は、上述の第1の実施形態におけるテスト動作モードと同じく、テスト装置３００に複数個並列接続され、共通の外部クロックＣＫ、反転外部クロック／ＣＫ及びコマンドアドレス入力信号ＣＡが入力される。
図６に示す通常テストモードにおいては、ＡＮＤ回路１５０は、入力される信号である未使用アドレス信号ＣＡ９がＬレベル、テスト信号ＴＥＳＴ１がＨレベルであるため、Ｌレベルのテスト信号ＴＥＳＴ２を出力する。これにより、半導体記憶装置２００は、上述した第１の実施形態における半導体記憶装置１００の通常動作モードと同じ動作を行う。また、図６に示す通常テストモードにおいては、半導体記憶装置２００は、テスト装置３００から上述の図４の時刻ｔ１〜ｔ４における周期と同じ周期の外部クロックが入力される。すなわち、半導体記憶装置２００は、図６の時刻ｔ１〜ｔ４において、外部クロックに対するセットアップ、ホールドマージンを大きくした状態で、アドレス入力及びコマンド入力を取り込む。そして、半導体記憶装置２００は、上述した実施形態１の半導体記憶装置１００の通常動作モードにおける動作、すなわちＡＣＴコマンド入力から信号ＹＳＷが出力されるまでの一連の動作を行う。
一方、図７に示す内部動作分離テストモードにおいては、ＡＮＤ回路１５０は、入力される信号である未使用アドレス信号ＣＡ９がＨレベル、テスト信号ＴＥＳＴ１がＨレベルであるため、Ｈレベルのテスト信号ＴＥＳＴ２を出力する。これにより、半導体記憶装置２００は、上述した第１の実施形態における半導体記憶装置１００のテスト動作モードと同じ動作を行う。すなわち、半導体記憶装置２００は、時刻ｔ１〜ｔ４において、外部クロックに対するセットアップ、ホールドマージンを大きくした状態で、アドレス入力及びコマンド入力を取り込む。また、半導体記憶装置２００は、時刻ｔ５〜ｔ６において、ＷＯＲＤ線によるメモリセルＣｅｌｌ選択及びカラムスイッチトランジスタＮ１の選択を、時刻ｔ１〜ｔ４に比べ高周波の外部クロックに同期して行う。すなわち、半導体記憶装置２００は、図７の時刻ｔ１〜ｔ６において、上述の実施形態１の半導体記憶装置１００のテスト動作モードにおける動作、すなわちＡＣＴコマンド入力から信号ＹＳＷが出力されるまでの一連の動作を行う。
このように、本発明の半導体記憶装置（半導体記憶装置２００）は、外部から入力される第１のコマンド(ＡＣＴコマンド)を取り込むと外部から供給されるクロック信号（外部クロックＣＫ及び反転外部クロック／ＣＫ）に同期して第１の動作(ワード線の選択動作)を開始する通常動作モードと、外部から入力される第１のコマンド(ＡＣＴコマンド)を取り込む際に第１の動作(ワード線の選択動作)を開始せず、第１のコマンド(ＡＣＴコマンド)を取り込んだ後に外部から入力される第２のコマンド(ＲＥＡＤコマンド)を取り込むとクロック信号（外部クロックＣＫ及び反転外部クロック／ＣＫ）に同期して第１の動作(ワード線の選択動作)を開始するテスト動作モードとを備えることを特徴とする半導体記憶装置（半導体記憶装置２００）である。
また、本発明の半導体記憶装置（半導体記憶装置２００）は、上述のテスト動作モードが第１のテスト動作モードであり、テスト時に通常動作モードと同一の動作を行う第２のテスト動作モードを備え、通常動作モードと第１のテスト動作モード又は第２のテスト動作モードとを、第１の信号（テスト信号ＴＥＳＴ１）の論理レベルに応じて切り替え、第１のテスト動作モードと第２のテスト動作モードとを、外部から入力可能な第２の信号（未使用アドレス信号ＣＡ９）の論理レベルに応じて切り換えることを特徴とする。
これにより、半導体記憶装置２００は、上述の第１の実施形態における効果を維持しつつ、以下に説明する効果を更に奏する。なお、説明は図８を用いて行う。
図８は、第１の実施形態による半導体記憶装置１００と、第２の実施形態による半導体記憶装置２００の試験サイクルを示すタイミングチャートである。図８においては、時系列に入力される外部クロックＣＫ及び反転外部クロック／ＣＫに同期して、入力されるコマンド入力が示されている。図８において、コマンド１は、第１の実施形態による半導体記憶装置１００に入力されるコマンド入力であり、コマンド２は、第２の実施形態による半導体記憶装置２００に入力されるコマンド入力である。また、図８においては、半導体記憶装置２００に入力される未使用アドレス信号ＣＡ９の論理レベルを、０（Ｌレベル）または１（Ｈレベル）で示している。
図８は、第１の実施形態による半導体記憶装置１００と、第２の実施形態による半導体記憶装置２００の試験サイクルを示すタイミングチャートである。図８においては、時系列に入力される外部クロックＣＫ及び反転外部クロック／ＣＫに同期して、入力されるコマンド入力が示されている。図８において、コマンド１は、第１の実施形態による半導体記憶装置１００に入力されるコマンド入力であり、コマンド２は、第２の実施形態による半導体記憶装置２００に入力されるコマンド入力である。また、図８においては、半導体記憶装置２００に入力される未使用アドレス信号ＣＡ９の論理レベルを、０（Ｌレベル）または１（Ｈレベル）で示している。
ここで、ＷＲＴコマンドは書き込みコマンドを、ＰＲＥコマンドはプリチャージコマンドを、ＭＲＷコマンドは、テスト信号ＴＥＳＴの論理レベルを切り替える際に必要なコマンドである。すなわち、半導体記憶装置１００において、テスト信号ＴＥＳＴの論理レベルを切り換えるには、ＰＲＥコマンド入力後にＭＲＷコマンドを入力する必要がある。
半導体記憶装置１００の試験では、時刻ｔ１においてＡＣＴコマンドを、時刻ｔ２においてＷＲＴコマンドを入力し、書き込み動作が行われる。この書き込み動作においては、内部回路の動作（ＷＯＲＤ、ＹＳＷ選択）を外部コマンド信号とクロック信号との両方に同期して行う。すなわち、上述の通常動作モードで動作を行う。そして、メモリセルＣｅｌｌに書き込んだデータを読み出す前に、時刻ｔ３においてＰＲＥコマンドを、時刻ｔ４においてＭＲＷコマンドを入力する。ＭＲＷコマンド入力により、テスト信号ＴＥＳＴの論理レベルをＨレベルにして、読み出し時の内部回路の動作を外部コマンド信号とは同期させずにクロック信号に同期させて行なうためである。
半導体記憶装置１００の試験では、時刻ｔ１においてＡＣＴコマンドを、時刻ｔ２においてＷＲＴコマンドを入力し、書き込み動作が行われる。この書き込み動作においては、内部回路の動作（ＷＯＲＤ、ＹＳＷ選択）を外部コマンド信号とクロック信号との両方に同期して行う。すなわち、上述の通常動作モードで動作を行う。そして、メモリセルＣｅｌｌに書き込んだデータを読み出す前に、時刻ｔ３においてＰＲＥコマンドを、時刻ｔ４においてＭＲＷコマンドを入力する。ＭＲＷコマンド入力により、テスト信号ＴＥＳＴの論理レベルをＨレベルにして、読み出し時の内部回路の動作を外部コマンド信号とは同期させずにクロック信号に同期させて行なうためである。
そして、ＭＲＷコマンド入力をした後、時刻ｔ６においてＡＣＴコマンドを入力し、時刻ｔ７においてＲＥＡＤコマンドを入力する。こうして、読み出し動作をテスト動作モードで行うことができる。しかし、半導体記憶装置１００では、テスト信号の切り替えのために、書き込みと読み出しの切り替え毎に上述のＭＲＷコマンドを入力する必要が生じる。つまり、図８に示した時間ｔＵＮに相当する時間が、書き込みと読み出しの切り替え毎に必要となり、試験時間が長くなるという問題が生じる。
一方、半導体記憶装置２００の試験では、通常テストモードと内部動作分離テストモードとの切り替えをテスト信号に代えて未使用アドレス信号ＣＡ９を用いて行なえるため、半導体記憶装置１００の試験に比べて試験時間を短縮することができる。
すなわち、図８のコマンド２において、読み出し動作に対応するＡＣＴコマンド、ＷＲＴコマンド及びＰＲＥコマンドが入力される際（それぞれ時刻ｔ１、時刻ｔ２、時刻ｔ３）には、未使用アドレス信号ＣＡ９の論理レベルを０（Ｌレベル）とする。そして、読み出し動作に対応するＡＣＴコマンド及びＲＥＡＤコマンドが入力される際（それぞれ時刻ｔ４、時刻ｔ５）には、未使用アドレス信号ＣＡ９の論理レベルを１（Ｈレベル）とする。
すなわち、図８のコマンド２において、読み出し動作に対応するＡＣＴコマンド、ＷＲＴコマンド及びＰＲＥコマンドが入力される際（それぞれ時刻ｔ１、時刻ｔ２、時刻ｔ３）には、未使用アドレス信号ＣＡ９の論理レベルを０（Ｌレベル）とする。そして、読み出し動作に対応するＡＣＴコマンド及びＲＥＡＤコマンドが入力される際（それぞれ時刻ｔ４、時刻ｔ５）には、未使用アドレス信号ＣＡ９の論理レベルを１（Ｈレベル）とする。
これにより、半導体記憶装置２００の試験では、テスト信号の切り替えのために、書き込みと読み出しの切り替え毎に上述のＭＲＷコマンドを入力する必要がなくなる。従って、半導体記憶装置２００においては、半導体記憶装置１００の効果を維持しつつ、更にテスト時間を短縮できることにより、テストコストを削減できる効果を奏する。
１００，１００ａ，１００ｂ，２００…半導体記憶装置、１０１，１０２，１０３，１０４…ＣＭＤ回路、
１０５，１０６…ＴＣＭＤ回路、１１１，１１２，１１３…セレクタ、
１２１…ロウコントロール回路、１２２…ロウアドレス保持部、
１３１…カラムコントロール回路、１３２…カラムアドレス保持部、
１４０…メモリセルアレイ、Ｎ１…カラムスイッチトランジスタ、Ｃｅｌｌ…メモリセル、
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ…内部コマンド信号、
ＴＥＳＴ，ＴＥＳＴ１，ＴＥＳＴ２…テスト信号、ＣＫ…外部クロック、／ＣＫ…反転外部クロック、ＣＡ…コマンドアドレス入力信号、ＣＡ９…未使用アドレス信号、
１５０…ＡＮＤ回路
１０５，１０６…ＴＣＭＤ回路、１１１，１１２，１１３…セレクタ、
１２１…ロウコントロール回路、１２２…ロウアドレス保持部、
１３１…カラムコントロール回路、１３２…カラムアドレス保持部、
１４０…メモリセルアレイ、Ｎ１…カラムスイッチトランジスタ、Ｃｅｌｌ…メモリセル、
ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ…内部コマンド信号、
ＴＥＳＴ，ＴＥＳＴ１，ＴＥＳＴ２…テスト信号、ＣＫ…外部クロック、／ＣＫ…反転外部クロック、ＣＡ…コマンドアドレス入力信号、ＣＡ９…未使用アドレス信号、
１５０…ＡＮＤ回路
Claims (15)
- 外部から入力される第１のコマンドを取り込むと外部から供給されるクロック信号に同期して第１の動作を開始する通常動作モードと、外部から入力される前記第１のコマンドを取り込む際に前記第１の動作を開始せず、前記第１のコマンドを取り込んだ後に外部から入力される第２のコマンドを取り込むと前記クロック信号に同期して前記第１の動作を開始するテスト動作モードとを備えることを特徴とする半導体記憶装置。
- 前記テスト動作モード時には、第１の周波数の前記外部クロックに同期して前記第１及び第２のコマンドを外部から取り込み、前記第１の周波数よりも高い第２の周波数の前記外部クロックに同期して前記第１の動作を開始することを特徴とする請求項１に記載の半導体記憶装置。
- 複数のメモリセルを有し、前記複数のメモリセルの中の第１のメモリセル群を指定する第１のアドレスの少なくとも一部を前記第１のコマンドと共に外部から取り込み、前記第１のメモリセル群の中の第２のメモリセル群を指定する第２のアドレスの少なくとも一部を前記第２のコマンドと共に外部から取り込むことを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のコマンドと前記第１のアドレスの一部とを前記クロック信号の第１のクロックパルスの一方のエッジに同期して取り込み、第１のアドレスの残りを前記第１のクロックパルスの他方のエッジに同期して取り込み、前記第２のコマンドと前記第２のアドレスの一部とを前記クロック信号の第２のクロックパルスの一方のエッジに同期して取り込み、第２のアドレスの残りを前記第２のクロックパルスの他方のエッジに同期して取り込むことを特徴とする請求項３に記載の半導体記憶装置。
- 前記テスト動作モード時には、前記クロック信号の第２のクロックパルスの一方のエッジに同期して前記第２のコマンドを取り込み、前記第２のクロックパルスに続く第３のクロックパルスの前記一方のエッジに同期して前記第１の動作を開始することを特徴とする請求項１に記載の半導体記憶装置。
- 前記テスト動作モード時には、前記第３のクロックパルスの他方のエッジに同期して前記第２のコマンドによって規定される第２の動作を開始することを特徴とする請求項５に記載の半導体記憶装置。
- 複数のビット線と、前記複数のビット線と交差して配置された複数のワード線と、前記複数のビット線と複数のワード線との交点に配置された複数のメモリセルとを有し、前記第１の動作が、前記複数のワード線のうち所定のワード線を選択する動作であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記通常動作モードと前記テスト動作モードとを、第１の信号の論理レベルに応じて切り換えることを特徴とする請求項１に記載の半導体記憶装置。
- 前記テスト動作モードが第１のテスト動作モードであり、テスト時に前記通常動作モードと同一の動作を行う第２のテスト動作モードを備え、前記通常動作モードと前記第１のテスト動作モード又は前記第２のテスト動作モードとを、第１の信号の論理レベルに応じて切り替え、前記第１のテスト動作モードと前記第２のテスト動作モードとを、外部から入力可能な第２の信号の論理レベルに応じて切り換えることを特徴とする請求項１に記載の半導体記憶装置。
- 外部から供給されるクロック信号に同期して半導体記憶装置のテストを行なう方法であって、前記クロック信号の周波数を第１の周波数に設定して、前記クロック信号に同期して外部から第１及び第２のコマンドを前記半導体記憶装置に順次入力する工程と、前記第２のコマンドを入力した後に前記クロック信号の周波数を前記第１の周波数よりも高い第２の周波数に切り換える工程と、前記クロック信号の周波数を切り換えた後に前記クロック信号に同期して、各々前記第１及び第２のコマンドによって規定される第１の動作及び第２の動作を順次開始することを特徴とする半導体記憶装置のテスト方法。
- 複数のメモリセルを有し、前記複数のメモリセルの中の第１のメモリセル群を指定する第１のアドレスの少なくとも一部を前記第１のコマンドと共に入力し、前記第１のメモリセル群の中の第２のメモリセル群を指定する第２のアドレスの少なくとも一部を前記第２のコマンドと共に外部から入力することを特徴とする請求項１０に記載のテスト方法。
- 前記第１のコマンドと前記第１のアドレスの一部とを前記クロック信号の第１のクロックパルスの一方のエッジに同期して入力し、第１のアドレスの残りを前記第１のクロックパルスの他方のエッジに同期して入力し、前記第２のコマンドと前記第２のアドレスの一部とを前記クロック信号の第２のクロックパルスの一方のエッジに同期して入力し、第２のアドレスの残りを前記第２のクロックパルスの他方のエッジに同期して入力することを特徴とする請求項１１に記載のテスト方法。
- 前記第１のコマンドがアクティブコマンドであり、前記第２のコマンドがリードコマンド又はライトコマンドであることを特徴とする請求項１０に記載のテスト方法。
- 通常動作モードと第１のテスト動作モードを設定可能な半導体記憶装置であって、複数のビット線と、前記ビット線と交差して配置された複数のワード線と、前記ビット線と前記ワード線の各交点に配置された複数のメモリセルとを含むメモリセルアレイと、外部クロック信号に同期してコマンドアドレス端子から前記メモリセルのロウアドレス及びカラムアドレスを順次取り込むアドレスラッチ回路と、前記ロウアドレスに応じて前記ワード線を選択する第１の制御回路と、前記カラムアドレスに応じて前記ビット線を選択する第２の制御回路と、を有し、前記通常動作モードにおいては、前記第１の制御回路は前記ロウアドレスを取り込んだ外部クロックパルスに同期して前記ワード線を選択し、かつ、前記第２の制御回路は前記カラムアドレスを取り込んだ外部クロックパルスに同期して前記ビット線を選択し、前記第１のテスト動作モードにおいては、前記第１の制御回路及び前記第２の制御回路は、前記カラムアドレスを取り込んだ後に入力される外部クロックパルスに同期して前記ワード線及び前記ビット線の選択を行うことを特徴とする半導体記憶装置。
- メモリセルの選択動作をテストに用いるアドレスとコマンドを取り込む際の外部クロックに同期させて行う第２のテスト動作モードを備え、前記第２のテスト動作モードにおいては、前記第１の制御回路は前記ロウアドレスを取り込んだ外部クロックパルスに同期して前記ワード線を選択し、かつ、前記第２の制御回路は前記カラムアドレスを取り込んだ外部クロックパルスに同期して前記ビット線の選択を行うことを特徴とする請求項１４記載の半導体記憶装置。
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