JP2006134374A - 半導体装置及び半導体装置のテスト方法 - Google Patents
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Abstract
低速クロックの入力のみで高速クロック相当の動作のテストを行うこと。
【解決手段】
本発明における半導体装置は、クロック出力部と遅延回路を備えた半導体装置であって、クロック出力部は、第1のクロックの入力に応じて第1の状態に設定し、遅延回路からの遅延クロックの入力に応じて第2の状態に設定し、第2のクロックの入力に応じて第3の状態に設定し、遅延回路は、前記第1のクロックを遅延させ、遅延させた遅延クロックを出力することを特徴とする半導体装置である。このような構成により、高速クロックに相当する動作速度でプリチャージ及びリード・ライトアクセスのテストを行うことが可能となる。
【選択図】図5
Description
図2は、本発明の実施の形態1における半導体装置の構成例を示す図である。テスト時には、図2に示すデバイスは評価用テスタと接続されており、クロック・アドレス系制御回路、ファンクション系制御回路、データ系制御回路と高速動作可能なRAMマクロを備える。
発明の実施の形態1では、セレクタによりリード・ライトアクセスの時間を設定したが、これをプリチャージの時間として設定することも可能である。回路構成については、図3に示す発明の実施の形態1の回路構成と同様であり、ここでは説明を省略する。
2 内部アドレス出力端子
3 クロックモニタ信号出力端子
4 遅延素子
5 インバータ
6 トランスファーゲート
7 NANDゲート
8 フィードバック用インバータ
10 セレクタ信号入力端子
11 第2クロック入力端子
12 外部アドレス入力端子
13 tRPmin信号入力端子
20 クロック出力端子
30 遅延クロック出力端子
Claims (6)
- クロック出力部と遅延回路を備えた半導体装置であって、
前記クロック出力部は、
第1のクロックの入力に応じて第1の状態に設定し、前記遅延回路からの遅延クロックの入力に応じて第2の状態に設定し、第2のクロックの入力に応じて第3の状態に設定し、
前記遅延回路は、
前記第1のクロックを遅延させ、遅延させた遅延クロックを出力することを特徴とする半導体装置。 - 前記遅延回路は、遅延時間を切り替えるセレクタを備えることを特徴とする請求項1に記載の半導体装置。
- 前記半導体装置は更に、メモリ回路を備えており、
前記第1の状態は、前記メモリ回路に対してプリチャージを行う状態であり、前記第2の状態は、前記メモリ回路に対してリードまたはライトを行う状態であることを特徴とする請求項1または2記載の半導体装置。 - 半導体装置のテスト方法であって、
第1のクロックの入力に応じて第1の状態に設定し、
前記第1のクロックを遅延させた遅延クロックを出力し、
前記遅延クロックの出力に応じて第2の状態に設定し、
第2のクロックの入力に応じて前記第3の状態に設定する半導体装置のテスト方法。 - 前記遅延クロックの遅延時間は、セレクタによって切り替え可能であることを特徴とする請求項4記載の半導体装置のテスト方法。
- 前記半導体装置は更に、メモリ回路を備えており、
前記第1の状態は、前記メモリ回路に対してプリチャージを行う状態であり、前記第2の状態は、前記メモリ回路に対してリードまたはライトを行う状態であることを特徴とする請求項4または5記載の半導体装置のテスト方法。
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