JP5554476B2 - 半導体記憶装置および半導体記憶装置の試験方法 - Google Patents

Description

本発明は、ワード線とビット線とに接続されたメモリセルを有し、通常動作モードとテスト動作モードとを設定可能な半導体記憶装置に関する。

近年の半導体記憶装置に対しては、ＣＰＵによる処理の高速化に伴ってデータの書き込み／読み出し処理の高速化要求が高まっている。そのため、動作クロックの高速化だけでなく、あるコマンドを入力してから次にコマンドが入力可能になるまでの時間の短縮化が要求されている。

このような、あるコマンド入力から次のコマンド入力までに所定の時間を有する例として、ＳＤＲＡＭ(Synchronous DRAM)で用いられるアクティブコマンドの入力からデータを読み出すためのリードコマンドまたはデータを書き込むためのライトコマンドの入力が可能になるまでの時間ｔＲＣＤがある。

一般に、半導体記憶装置では、アクティブコマンドの入力からｔＲＣＤ時間経過後にリードコマンドあるいはライトコマンドを入力し、該半導体記憶装置が正常に動作するかどうか否かを判定する試験（以下、この試験をｔＲＣＤ試験と称す）が行われる。

ｔＲＣＤ試験の方法としては、例えば、特許文献１に記載された方法がある。特許文献１の実施例１には、モードセットコマンド入力後のプリチャージコマンドＰＲＥの入力時にアクティブアドレスを入れ、また、実施例２では、アクティブコマンドＡＣＴに対し、コマンドＰＡＣＴ（ロウアドレスラッチのみを行うコマンド）を入力することでもアクティブコマンドＡＣＴ時にはアドレスを入力せずにすむので、ｔＲＣＤのタイミングチェックができると記載されている。
しかしながら、特許文献１の実施例１の場合、アドレス全組み合わせチェック毎にモードセットコマンドとプリチャージコマンドを入力する必要があり、テスト時間が冗長となってしまう。また、特許文献１の実施例２の別コマンド入力とする場合、ＲＡＳ,ＣＡＳ,ＷＥ,ＣＳの組み合わせでコマンドを作ることになるが、残る組み合わせはＣＳをロウ以外（ハイにしたときでの組み合わせ）しか残っていない。このため、特に、ウエハー試験のように複数のチップを同時にチェックするためにＣＳをロウに固定している場合、特許文献１の実施例２の方法を実現することができない。
特開２００３−３４６４９７号公報

ところで、上述のｔＲＣＤ試験は、ウエハー選別試験の一環として行われている。そして、近年、ウエハー選別試験で同測数を増やすために、１チップに割り当てられるテスターのドライバーピンを削減するためアドレスをクロックＣＬＫの立ち上がり、立ち下がりの両エッジでラッチすることで、異なるアドレスを共通のドライバーピンから入力する（アドレス縮退）試験方法が提案されている。

図１１は、このようなｔＲＣＤ試験が行われる半導体記憶装置のブロック図である。この半導体記憶装置はクロックジェネレータ１とアドレスバッファ２とコマンドデコーダ９とロウデコーダ４とカラムデコーダ５とメモリセルアレイ６を有している。

メモリセルアレイ６は、周知のメモリセルアレイと同一の構造であり、メモリセル、ワード線、ビット線、センスアンプ等を有する。また、所定のビット線のデータを外部に出力するためのＹスイッチをも有する。所定のメモリセルの選択は、外部から入力されるロウアドレスに対応するワード線を選択し、外部から入力されるカラムアドレスに対応するビット線を選択する、つまり対応するＹスイッチをオンすることで行なわれる。

クロックジェネレータ１は、クロックＣＫ、／ＣＫ、クロックイネーブル信号ＣＫＥ、テストモード信号ＴＭＤを入力して、信号ＰＣＬＫ、ＰＣＬＫＣ、ＴＰＣＬＫＢを出力する。信号ＰＣＬＫは、クロックＣＬＫの立ち上がりエッジから作られるワンショット信号で、コマンド入力をラッチするパルスとして使われる。信号ＰＣＬＫＣもクロックＣＬＫの立ち上がりエッジから作られるワンショット信号であるが、外部からアドレスバッファ２に入力されたアドレスをラッチするパルスとして使われる。信号の出力先であるアドレスバッファ２とコマンドデコーダ９が互いに離れているため、信号ＰＣＬＫとは分離して信号ＰＣＬＫＣが出力される。信号ＴＰＣＬＫＢはクロックＣＬＫの立ち下がりエッジから作られるワンショット信号で、アドレスバッファ２に入力されたアドレスをラッチするパルスとして使われる。テストモード信号ＴＭＤは、ｔＲＣＤ試験のときハイになる信号である。図１２に示すように、クロックジェネレータ１は、インバータ４０１〜４０３と、遅延回路４０４、４０５と、ＡＮＤゲート４０６と、ＮＡＮＤゲート４０７と、インバータ４０８、４０９からなる。

アドレスバッファ２は、１２ビットのアドレスＡＤＲと、テストモード信号ＴＭＤと、信号ＰＣＬＫＣ、ＴＰＣＬＫＢを入力し、アドレス信号ＣＩＡ０〜ＣＩＡ１１を出力する。図１３に示すように、アドレスバッファ２は、インバータ４０と、バッファ４１-０、４１-１、・・・、４１-１１と、Ｄフリップフリップ４２-０、４２-２、・・・、４２-１０と、トランスファーゲート４３-０、４３-１、・・・、４３-１１と、Ｄフリップフリップ４４-０、４４-１、・・・、４４-１１と、バッファ４５-０、４５-１、・・・、４５-１１を有している。通常動作時、テストモード信号ＴＭＤはロウであり、トランスファーゲート４３-０、４３-２、４３-１０はオフ、トランスファーゲート４３-１、４３-３、４３-１１はオンしている。したがって、アドレス端子ＡＤＲ０、ＡＤＲ１、・・・、ＡＤＲ１１から入力されたアドレス信号ＰＡＤ０、ＰＡＤ１、・・・、ＰＡＤ１１は信号ＰＣＬＫＣでそれぞれＤフリップフロップ４４-０、４４−１、・・・、４４-１１にラッチされ、それぞれバッファ４５-０、４５-１、・・・、４５‐１１を経てアドレス信号ＣＩＡ０、ＣＩＡ１、・・・、ＣＩＡ１１としてロウデコーダ４およびコラムデコーダ５に出力される。ｔＲＣＤ試験時、テストモード信号ＴＭＤはハイとなるため、トランスファーゲート４３-０、４３-２、４３-１０はオン、トランスファーゲート４３-１、４３-３、４３-１１はオフする。したがって、アドレス端子ＡＤＲ０、ＡＤＲ２、・・・、ＡＤＲ１０から入力されたアドレス信号は信号ＴＰＣＬＫＢでそれぞれＤフリップフロップ４２-０、４２-２、・・・、４２-１０にラッチされた後、それぞれトランスファーゲート４３-０、４３-２、・・・、４３-１０を通過して信号ＰＣＬＫＣでＤフリップ４４-１、４４４-３、・・・、４４-１１にもラッチされる。すなわち、ｔＲＣＤ試験時には、偶数のアドレス入力端子ＡＤＲ０、ＡＤＲ２、・・・、ＡＤＲ１０からのみアドレスが入力されて、Ｄフリップ４４-１、４４-３、・・・、４４-１１にそれぞれＤフリップフロップ４４-０、４４-２、・・・、４４-１０と同じアドレス信号がラッチされ、出力される。

コマンドデコーダ９はチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、バンクアドレス信号ＢＡ０、ＢＡ１、信号ＰＣＬＫと、アドレス信号ＣＩＡ０〜ＣＩＡ１１を入力し、テストモード信号ＴＭＤ、信号ＲＲＡＳＢ、ＭＥＸＡＬ、ＣＥＸＡＣ、ＣＹＥを出力する。ここで、バンクアドレス信号がＢＡ０、ＢＡ１と２つなのは、図１１の半導体記憶装置が４バンク構成であるからである。信号ＲＲＡＳＢはアクティブコマンドＡＣＴが入力されてからプリチャージコマンドＰＲＥが入るまでの間ロウとなっている信号である。信号ＭＥＸＡＬは、アクティブコマンドＡＣＴが入力された際、そのとき入力されたアドレスをロウ系選択信号としてラッチするために使われる信号である。信号ＣＥＸＡＣは、リード/ライトコマンドが入力された際、そのとき入力されたアドレスをカラム系選択信号としてラッチするために使われる信号である。信号CYEは、リード／ライトコマンドが入力された際、Yスイッチの選択時間として使われる信号である。

コマンドデコーダ９は、図１４に示すように、テストコマンド判定回路３１と、アクティブコマンド判定回路３２と、ライト／リードコマンド判定回路３３と、プリチャージコマンド判定回路３４と、バンク系選択回路３５と、ロウ系制御回路３６と、カラム系制御回路３７を有する。

テストコマンド判定回路３１はアドレス信号ＣＩＡ０〜ＣＩＡ１１と信号ＰＣＬＫを入力し、テストモード信号ＴＭＤを出力する。アクティブコマンド判定回路３２は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥを入力し、アクティブコマンド条件が揃ったときにラッチ信号ＰＣＬＫの区間にハイとなる信号ＲＡＣＴを出力する。図１５に示すように、アクティブコマンド判定回路３２は、Ｄフリップフロップ５０１〜５０４と、インバータ５０５、５０６と、ＡＮＤゲート５０７とからなる。ライト／リードコマンド判定回路３３は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳを入力し、信号ＣＥＸＡＣと信号ＣＹＥＰを出力する。信号ＣＥＸＡＣは、リード／ライトコマンドが入力された際、そのとき入力されたアドレスをカラム系選択信号としてラッチするために使われる。信号ＣＹＥＰは、信号ＣＥＸＡＣと同じリード／ライトコマンドが入力された際に出力されるパルスで、ＣＹＥ専用として（時間調整がしやすいように）別パスとしている。図１６に示すように、ライト／リードコマンド判定回路３３は、Ｄフリップフロップ３０１、３０２、３０３と、インバータ３０４、３０５と、ＡＮＤゲート３０６と、インバータ３０７〜３１０からなる。プリチャージコマンド判定回路３４は、ロウのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥと、ハイのコラムアドレスストローブ信号／ＣＡＳを入力し、プリチャージコマンドＰＲＥを出力する。バンク系選択回路３５はバンクアドレス信号ＢＡ０、ＢＡ１、信号ＰＣＬＫ、テストモード信号ＴＭＤを入力し、バンク選択信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄ、ＣＩＢＡ１＿Ｂ、ＣＩＢＡ１＿Ｔを出力する。バンク選択信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄはバンクアドレス信号ＢＡ０、ＢＡ１のハイ／ロウの組み合わせによって決まるバンクＡ〜Ｄをそれぞれ選択する信号である。バンク選択信号ＣＩＢＡ１＿Ｂ、ＣＩＢＡ１＿Ｔもバンク選択信号であるが、バンクアドレス信号ＢＡ1のハイ、ロウのみで動作する。これは、この先に接続されるロウデコーダ４のラッチ回路をバンクＡ、Ｂ共用として、その数を減らすために、バンクアドレス信号BA０をあえて論理から外している。図１７に示すように、バンク系選択回路３５は、Ｄフリップフロップ１０１、１０２と、ＡＮＤゲート１０３〜１０６と、インバータ１０７〜１０９と、ＯＲゲート１１０〜１１５とからなる。ロウ系制御回路３６は、信号ＲＡＣＴと、バンク選択信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄ、ＣＩＢＡ１＿Ｂ、ＣＩＢＡ１＿Ｔを入力し、信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄ、ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇを出力する。信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄは、アクティブコマンドＡＣＴの入力からプリチャージコマンドＰＲＥが入るまでの間ロウとなっている信号である。信号ＭＥＸＡＬは、アクティブコマンドＡＣＴが入力された際、そのとき入力されたアドレスをロウ系選択信号としてラッチするために使われる信号である。図１８に示すように、ロウ系制御回路３６は、ＡＮＤゲート２０１〜２０６と、Ｄフリップフロップ２０７〜２１０と、インバータ２１１〜２１４からなる。Ｄフリップフロップ２０７〜２１０のクロック端子にはＡＮＤゲート２０１〜２０４の出力信号ＭＥＸＡＬ＿Ａ〜ＭＥＸＡＬ＿Ｄが入力され、またＤフリップフロップ２０７〜２１０はプリチャージコマンドＰＲＥによってリセットされる。出力信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄはロウデコーダ４内のデコーダの動作を制御する。信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇはロウデコーダ４内のラッチ回路（Ｄフリップフロップ）のロウアドレス更新動作を制御する。カラム系制御回路３７は、バンク選択信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄと信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄと信号ＣＹＥＰを入力し、信号ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄを出力する。信号ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄは、リード／ライトコマンドが入力された際、それぞれバンクＡ〜ＤのＹスイッチの選択時間として使われる信号である。図１９に示すように、カラム系制御回路３７は、インバータ６０１〜６０４と、ＮＯＲゲート６０５〜６０８と、ＮＡＮＤゲート６０９〜６１２とからなる。

ロウデコーダ４は、アドレスバッファ２の出力であるアドレス信号ＣＩＡｘｘ（ｘｘ＝０〜１１）を、コマンドデコーダ３のロウ系制御回路３６から出力された信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇでラッチし、同じくロウ系制御回路３６から出力された信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄで制御されるデコーダでワード線Ａ〜ワード線Ｄをデコードする。図２０に示すように、ロウデコーダ４は、フリップフロップ７０１、７０２と、インバータ７０３〜７０６と、デコーダ７０７〜７１０とからなる。

カラムデコーダ５は、アドレスバッファ２の出力であるアドレス信号ＣＩＡｘｘ（ｘｘ＝０〜１１）を、コマンドデコーダ３のライト／リードコマンド判定回路３３から出力された信号ＣＥＸＡＣでラッチし、カラム系制御回路３７から出力される信号ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄでデコードし、それぞれＹスイッチ＿Ａ〜Ｙスイッチ＿Ｄをデコードする。図２１に示すように、カラムデコーダ５は、Ｄフリップフロップ８０１と、インバータ８０２〜８０５と、デコーダ８０６〜８０９からなる。

図２２は、アドレスを縮退しない場合（通常動作時）のタイミングチャートである。時
刻Ｔ１に、／ＣＳ、／ＲＡＳがロウ、／ＣＡＳ、／ＷＥがハイになり、アクティブコマン
ドＡＣＴがアクティブになると、アドレスバッファ２にロウアドレスRｏｗが入力され、
信号ＰＣＬＫによってDフリップフロップ４４−０、４４−１、・・・、４４−１１（図
１３）にアドレスＣＩＡ０〜ＣＩＡ１１としてラッチされる。クロックＣＬＫの次の立ち
上がりである時刻Ｔ２にリードコマンドRｅａｄまたはライトコマンドＷｒｉｔｅが入力
されると、アドレスバッファ２にコラムアドレスＣｏｌｕｍｎが入力され、ラッチパルス
ＰＣＬＫによってDフリップフロップ４４−０、４４−１、・・・、４４−１１（図１３
）にアドレスＣＩＡ０〜ＣＩＡ１１としてラッチされる。

図２３は、アドレスを半分に縮退する場合のタイミングチャートである。この場合、テストモード信号ＴＳＤはハイとなる。アドレスＡＤＲの偶数のロウアドレスＲｏｗ１がアドレスＰＡＤ０、ＰＡＤ２、ＰＡＤ４、・・・として、クロックＣＬＫの立ち上がりに同期して発生するラッチパルスＰＣＬＫＣによってラッチされ、アドレスＣＩＡ０、ＣＩＡ２、ＣＩＡ４、・・・として出力される。次に、アドレスＡＤＲの奇数のロウアドレスＲｏｗ２がアドレスバッファ２の偶数端子から入力され、クロックＣＬＫの立ち下がりに同期して発生するパルスＴＰＣLＫＢによってＤフリップフロップ４２‐０、４２‐２、・・・にアドレスＰＡＤ１、ＰＡＤ３、・・・としてラッチされ、トランスファーゲート４３‐０、４３‐２、・・・を通過し、ラッチパルスＰＣＬＫＣによってＤフリップフロップ４４‐１、４４‐３、・・・にラッチされる。偶数のコラムアドレスＣｏｌｕｍｎ１、奇数のコラムアドレスＣｏｌｕｍｎ２も同様にして時刻Ｔ２にリードコマンドＲｅａｄまたはライトコマンドＷｒｉｔｅが入力されるまでにアドレスバッファ２に入力され、アドレス信号ＣＩＡ０〜ＣＩＡ１２として出力される。

図２４は、図１１の半導体記憶装置のコマンドデコーダで行われるｔＲＣＤチェック時の動作を示すタイミングチャートである。

まず、タイミングＴ１においてアクティブコマンドＡＣＴが入力された場合を説明する。クロックＣＬＫがハイとなるとクロックジェネレータ１により、信号ＰＣＬＫにハイのワンショット信号が発生し、そのとき入力されたアクティブコマンドＡＣＴ（/ＣＳがロウ、/ＲＡＳがロウ、/ＣＡＳがハイ、/ＷＥがハイ）によってアクティブコマンド判定回路３２の出力信号ＲＡＣＴが信号ＰＣＬＫのハイの幅に合わせてハイとなる。テストモード信号ＴＭＤ使用の際、バンク系選択回路３５の出力ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿ＤおよびＣＩＢＡ＿Ｂ、ＣＩＢＡ＿Ｔは全てハイが出力されている。信号ＲＡＣＴによってロウ系制御回路３６の内部信号ＭＥＸＡＬ＿Ａ〜ＭＥＸＡＬ＿Ｄと出力信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇもハイとなり、インバータ２１１〜２１４（図１８）の出力ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄにはロウが出力される。アクティブコマンドＡＣＴ入力時に入力されたアドレス信号によってアドレスＣＩＡ０〜ＣＩＡ１２が出力され、信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇにて信号ＲＸＴ０＿ｘｘＶ、ＲＸＴ０＿ｘｘＧが出力され、信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄのロウ入力にてデコーダ６０７〜６１０（図２０）が動作して、メモリセルアレイ６へアドレスが入力されるワード線が選択される。

次に、ｔＲＣＤチェックでタイミングＴ２にライトまたはリードコマンドが入力されたときの動作について説明する。タイミングＴ１時と同様に、タイミングＴ２でも信号ＰＣＬＫにハイのワンショット信号が発生し、そのとき入力されたライト/リードコマンド（/ＣＳがロウ、/ＲＡＳがハイ、/ＣＡＳがロウ）によって信号ＣＥＸＡＣと信号ＣＹＥＰは信号ＰＣＬＫのハイの幅に合わせてハイとなる。先ほどの説明にて信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄはロウ、信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄはハイとなっているのでカラム系制御回路３７の出力ＣＹＥ＿Ａ〜ＣＹＥ＿ＤはＣＹＥＰの幅分だけロウが出力される。アクティブコマンドＡＣＴ入力時と同様にそのとき入力されたアドレス信号によってアドレスＣＩＡ０〜ＣＩＡ１２が出力され、信号ＣＥＸＡＣにて信号ＣＹｘｘが出力され、信号ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄのロウ入力でデコーダ８０６〜８０９（図２１）が動作して、Ｙスイッチ＿Ａ〜Ｙスイッチ＿Ｄが選択される。タイミングＴ１とＴ２の間の時間を計ることでこのワード線選択時間とＹスイッチの時間の関係を計り、セルデータへの書き込み、読み出しが正常にできる時間を調べることで、これをｔＲＣＤの実力として測定することができる。

このように、半導体記憶装置のアドレスは、アドレスを縮退していない場合は、クロックＣＬＫの立ち上がりまたは立ち下がりのエッジに同期して、それぞれ対応するアドレスピンから入力される。一方、アドレスを縮退する場合、例えば、アドレスピンを半分に縮退する場合、クロックＣＬＫ立ち上がりまたは立下りの両エッジに同期して、縮退時にアドレスを入力可能なアドレスピン（以上の例では偶数ピン）からそれぞれ異なるアドレスが入力される。半導体記憶装置の試験では、アクティブコマンドＡＣＴの入力タイミング（Ｔ１）からリードまたはライトのコマンドの入力タイミング（Ｔ２）までの時間であるｔＲＣＤの実力（つまり、Ｔ１−Ｔ２間をどこまで短縮可能か）を評価することがある。アドレス縮退を行なっていない場合（通常動作時を含む）、図２２に示したように、ｔＲＣＤはアドレスの取り込み時間に依存しない。これは、アドレスがクロックＣＬＫの立ち上がり、立ち下がりの一方のエッジに同期して入力されるため、ロウアドレス、カラムアドレス共に、充分な取り込み時間をとることが可能であるからである。一方、アドレス縮退を行なった場合、図２３に示したように、カラムアドレスＣｏｌｕｍｎ１の取り込み時間の影響で、ｔＲＣＤの実力を正確に測定できない場合が生じる。つまり、通常動作時には、アドレスの取り込み時間に依存しないはずのｔＲＣＤが、アドレス縮退テスト時には、アドレスの取り込み時間に依存するものとなってしまい、テスト時においてｔＲＣＤの正確な評価が行なえなくなる。

本発明の目的は、アドレスを縮退した試験の際にも、ｔＲＣＤの実力を正確に評価することが可能な半導体記憶装置および半導体記憶装置の試験方法を提供することにある。

本発明の半導体記憶装置は、テスト動作モード時に、外部から入力されるアクティブコマンドに応じて、外部から入力されるロウアドレス信号の取り込みを行い、ワード線の選択は行なわない第１のロウ系動作を実行する手段と、第１のロウ系動作の実行後に外部から入力されるアクティブコマンドに応じて、ロウアドレス信号の更新は行わずにロウアドレス信号に対応する前記ワード線を選択する第２のロウ系動作を実行する手段とを備える。

また、本発明の半導体記憶装置の試験方法は、ワード線とビット線とに接続されたメモリセルと、複数のメモリセルを有する複数のバンクとを有し、通常動作モードとテスト動作モードとを設定可能な半導体記憶装置において、アクティブコマンドが入力されてからリードまたはライトコマンドが入力されるまでの時間であるｔＲＣＤを測定する、半導体記憶装置の試験方法であって、
外部から入力されるアクティブコマンドに応じて、外部から入力されるロウアドレス信号の取り込みを行い、ワード線の選択は行なわない第１のロウ系動作工程と、
第１のロウ系制御動作後に外部から入力されるアクティブコマンドに応じて、ロウアドレス信号の更新は行わずにロウアドレス信号に対応する前記ワード線を選択する第２のロウ系動作工程と
を備え、
外部から入力される信号であり、通常動作モード時には所定のバンクを選択するバンクアドレス信号を用いて、第１のロウ系動作と第２のロウ系動作とを切り替えを行い、
バンクアドレス信号が第１の論理レベルの場合、第１のロウ系動作工程が実行され、
バンクアドレス信号が第２の論理レベルの場合、第２のロウ系動作工程が実行される。

本発明によれば、従来、テストモード時にのみ必要であり、正確なｔRCD測定の妨げとなっていた、アクティブコマンドＡＣＴ入力後の立ち下がりエッジ入力アドレスのセットアップ、ホールド時間が必要なくなり、その結果、より正確なｔRCD測定を行うことが可能となる効果がある。

次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は本発明の第１の実施形態の半導体記憶装置のブロック図である。本実施形態の半導体記憶装置はクロックジェネレータ１とアドレスバッファ２とコマンドデコーダ３とロウデコーダ４とカラムデコーダ５とメモリセルアレイ６を有している。本実施形態の半導体記憶装置は図１１の半導体記憶装置とはコマンドデコーダ３の構成が異なっている。

図２はコマンドデコーダ３のブロック図である。コマンドデコーダ３は、テストコマンド判定回路１１と、アクティブコマンド判定回路１２と、ライト／リードコマンド判定回路１３と、プリチャージコマンド判定回路１４と、バンク系選択回路１５と、ロウ系制御回路１６と、カラム系制御回路１７を有する。コマンドデコーダ３は図１１のコマンドデコーダ９とはライト／リードコマンド判定回路１３とバンク系選択回路１５とロウ系制御回路１６が異なる。

図３はバンク系選択回路１５の回路図である。バンク系選択回路１５は図１７のバンク系選択回路３５に対して、インバータ１１６、１１７とＡＮＤゲート１１８〜１２１を付加した構成になっている。すなわち、バンク系選択回路１３は、テストモード時に、常にハイであるバンク選択信号ＣＩＢＡ＿Ａ〜ＣＩＢＡ＿Ｄ、ＣＩＢＡ１＿Ｂ、ＣＩＢＡ＿Ｔに加え、バンクアドレス信号ＢＡ０、ＢＡ１によって動作するテスト信号Ｔ４ＤＱＢＡ０、／Ｔ４ＤＱＢＡ０、Ｔ４ＤＱＢＡ１、／Ｔ４ＤＱＢＡ１を出力する。

図４はロウ系制御回路１６の回路図である。ロウ制御回路１６は、図１８のロウ制御回路３６に対して、テストモード信号ＴＭＤとテスト信号／Ｔ４ＤＱＢＡ１を入力とし、出力がＡＮＤゲート２０１〜２０４に出力されたＮＡＮＤゲート２１５と、テストモード信号ＴＭＤとテスト信号Ｔ４ＤＱＢＡ１を入力とし、出力がＡＮＤゲート２０５、２０６に出力されたＮＡＮＤゲート２１６が付加されている。このように、ＮＡＮＤゲート２１５と２１６を備えることで、信号ＭＥＸＡＬ＿Ａ〜ＭＥＸＡＬ＿Ｄと信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇのアクティブ／インアクティブを相補的に制御することができる。

バンク系選択回路１５とロウ系制御回路１６を上述のように構成することで、ロウデコーダ４のデコーダ７０７〜７１０の動作とロウデコーダ５内のラッチ回路（Ｄフリップフロップ７０１、７０２）のロウアドレス更新動作を、バンクアドレス信号ＢＡ１によって制御することが可能となる。特に、プリチャージコマンドＰＲＥ入力後の最初のアクティブコマンドＡＣＴではロウアドレス入力動作のみを行い、次のアクティブコマンドＡＣＴでは、ロウデコーダ４のデコーダ７０７〜７１０の動作のみを行うように制御することが可能となる。なお、信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄは、カラム系制御回路１７（図１９）の制御信号の１つとしても用いられる。

図５はライト／リードコマンド判定回路１３の回路図である。ライト／リードコマンド判定回路１３は、図１６のライト／リードコマンド判定回路３３に対して、テストモード信号ＴＭＤとテスト信号Ｔ４ＤＱＢＡ１を入力とするＮＡＮＤゲート３１１を追加し、インバータ３０７の代わりにＡＮＤゲート３０６の出力とＮＡＮＤゲート３１１の出力を入力するＮＡＮＤゲート３１２を備えたものである。

ライト／リードコマンド判定回路１３を上述のように構成することで、カラムデコーダ５のデコーダ８０６〜８０９の動作とカラムデコーダ５内のラッチ回路（Ｄフリップフロップ８０１）のカラムアドレス更新動作を、バンクアドレス信号ＢＡ１によって制御することが可能となる。特に、プリチャージコマンドＰＲＥ入力後の最初のライト／リードコマンドではカラムアドレス入力動作のみを行い、ロウデコーダ４動作後のライト／リードコマンドでは、カラムデコーダ５のデコーダ８０６〜８０９の動作のみを行うように制御することが可能となる。

次に、本実施形態の動作を図６のタイミングチャートにより説明する。バンクアドレス信号ＢＡ１をロウにしてアクティブコマンドＡＣＴおよびライトコマンドＷｒｉｔｅを入力したときのタイミングをそれぞれＴ１、Ｔ２とする。

タイミングＴ１に、従来と同じくパルス信号ＰＣＬＫが発生し、アクティブコマンドＡＣＴ入力を検知し、パルス信号ＲＡＣＴが発生する。しかし、ロウ系制御回路１６（図４）において、信号／Ｔ４ＤＱＢＡ１がハイであるため、信号ＭＥＸＡＬ＿Ａ〜ＭＥＸＡＬ＿Ｄはロウのままで、信号ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇのみが発生する。よって信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄはハイのまま、ＲＸＴ０＿ｘｘＶ、ＲＸＴ０＿ｘｘＧ（図２０）のみクロック入力ロウ、ハイそれぞれでラッチした外部アドレス入力に合わせたアドレスＣＩＡｘｘがラッチされるが、信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄがハイのままであるためデコーダ７０７〜７１０（図２０）は動作せず、ワード線＿Ａ〜Ｄは選択されない。

次に、ライトコマンドＷｒｉｔｅが入力されたタイミングＴ２では、信号Ｔ４ＤＱＢＡ１はロウであるので、ライト/リードコマンド判定回路１３の出力ＣＥＸＡＣ、ＣＹＥＰはハイを出力し、アクティブコマンドＡＣＴ入力時と同様にＣＹxx（図２１）にはクロック入力のロウ、ハイそれぞれでラッチした外部アドレス入力に合わせたアドレスＣＩＡｘｘがラッチされる。しかし、カラム系制御回路１７ではＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄがハイのままであるため、ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄ（図２１）はハイのままとなり、デコーダ８０６〜８０９は動作せず、Ｙスイッチ＿Ａ〜Ｄは選択されない。

以上の動作で、ロウデコーダ４内のラッチ回路ＲＸＴ０＿ｘｘＶ、ＲＸＴ０＿ｘｘＧにロウアドレスが保持され、カラムデコーダ５内のタッチ回路ＣＹxxにカラムアドレスが保持される。

次に、バンクアドレス信号ＢＡ１をハイとしてアクティブコマンドＡＣＴおよびライトコマンドＷｒｉｔｅを入力する。そのときのタイミングをそれぞれＴ３、Ｔ４とする。このときは信号Ｔ４ＤＱＢＡ１、／Ｔ４ＤＱＢＡ１の論理レベルは先ほどのタイミングＴ１、Ｔ２のときとは逆となるが、アクティブコマンドＡＣＴを入力したときのタイミングＴ３ではロウ系制御回路１６（図４）の出力ＭＥＸＡＬ＿Ｖ、ＭＥＸＡＬ＿Ｇはロウのままで、逆に信号ＲＲＡＳＢ＿Ａ〜ＲＲＡＳＢ＿Ｄはロウが出力される。よってロウデコーダ４は動作することになるが、このときのアドレス入力のラッチ回路（Ｄフリップフロップ７０１、７０２）は動作していないので、先ほどタイミングＴ１でラッチしたアドレスにてデコードされたワード線が選択される。また、同様にタイミングＴ４でライト／リードコマンドが入力されたときはライト／リードコマンド判定回路１３にて信号ＣＥＸＡＣが発生せず、信号ＣＹＥＰのみ発生する。そのためＣＹｘｘ（図２１）には先ほどのタイミングＴ２にて入力されたアドレスがラッチされたままで、ＣＹＥ＿Ａ〜ＣＹＥ＿Ｄ（図１９）がアクティブになり、ＣＹｘｘにてデコードされたＹスイッチが選択される。従って、バンクアドレス信号ＢＡ１をハイとした状態でｔＲＣＤ測定を行なうことで、アドレスの取り込み時間の影響を受けずに、ｔＲＣＤの実力を評価することが可能である。

このように、第１の実施形態では、ロウデコーダ４またはカラムデコーダ５内のラッチ回路にアドレスを取り込む動作サイクルと、ｔＲＣＤ測定を行なうサイクルとを別サイクルとして動作させることが可能となり、その結果、アドレスの取り込み時間の影響を受けずに、ｔＲＣＤの実力を正確に評価することができるものである。

［第２の実施形態］
図７は本発明の第２の実施形態の半導体記憶装置のブロック図である。本実施形態の半導体記憶装置はクロックジェネレータ７とアドレスバッファ２とコマンドデコーダ８とロウデコーダ４とカラムデコーダ５とメモリセルアレイ６を有している。本実施形態の半導体記憶装置は図１１の半導体記憶装置とはクロックジェネレータ７とコマンドデコーダ８のみ異なっている。

図８はクロックジェネレータ７の回路図である。クロックジェネレータ７は図１２の従来のクロックジェネレータ１に、テストモード信号ＴＭＤと、図３のバンク系選択回路１５の出力信号Ｔ４ＤＱＢＡ０、Ｔ４ＤＱＢＡ１を入力とするＮＡＮＤゲート４１０と、ＡＮＤゲート４０６の出力信号とＮＡＮＤゲート４１０の出力信号を入力とするＡＮＤゲート４１１が付加されている。

図９はコマンドデコーダ８のブロック図である。コマンドデコーダ８は、テストコマンド判定回路２１と、アクティブコマンド判定回路２２と、ライト／リードコマンド判定回路２３と、プリチャージコマンド判定回路２４と、バンク系選択回路２５と、ロウ系制御回路２６と、カラム系制御回路２７を有する。バンク系選択回路２５およびロウ系制御回路２６は第１の実施形態のバンク系選択回路１５およびロウ系制御回路１６と同じある。

第１の実施形態では、タイミングＴ２にライトコマンドＷｒｉｔｅの入力が必要であったが、本実施形態は、ライトコマンドＷｒｉｔｅを入力しなくてもＹスイッチアドレスをＴ２のタイミングでラッチさせるようにしたものである。

図１０は本実施形態の半導体記憶装置の動作を示すタイミングチャートである。タイミングＴ１、Ｔ３における動作は第１の実施形態と変わらないため説明は省略するが、タイミングＴ２においてバンクアドレス信号ＢＡ０とＢＡ１のいずれかをロウにさせているときは信号ＰＣＬＫＣが発生するため、アドレスＣＩＡ０〜ＣＩＡ１２には外部アドレスがラッチされる。次に、タイミングＴ３およびＴ４ではバンクアドレス信号ＢＡ０、ＢＡ１をハイとし、アクティブコマンドＡＣＴおよびライト/リードコマンドを入力する。タイミングＴ４時は信号ＰＣＬＫＣが発生せず信号ＰＣＬＫのみが発生し、信号ＣＥＸＡＣがアクティブになり、通常のＹスイッチ選択動作となるが、カラム選択アドレスは先ほどのタイミングＴ２でラッチされたアドレスにてＹスイッチが選択される。タイミングＴ４では該ラッチされたラッチアドレスの更新を行わないようにクロックＰＣＬＫＣを制御するので、タイミングＴ４でのリード／ライトコマンド時に取り込まれるカラムアドレスのセットアップ時間を十分に取ることができ、Ｔ３−Ｔ４間のｔＲＣＤがカラムアドレスのセットアップ時間に制限されることはなくなる。なお、本実施形態で信号ＰＣＬＫＣを止めるためにバンクアドレス信号ＢＡ０も使用している理由は、バンクアドレス信号ＢＡ１をハイとしたモードレジスタセットコマンド時のアドレス取り込みができなくなってしまうのを防ぐためである。

このように、第２の実施形態２では、第１の実施形態とは異なり、カラムアドレスをアドレスバッファ２からカラムデコーダ５内のラッチ回路に取り込むタイミング自体はリードまたはライトコマンドのタイミングＴ４で行なう構成となっている。その代わり、ｔＲＣＤ測定開始前に所望のカラムアドレスをアドレスバッファ２中のラッチ回路にラッチしておき、その後は、ｔＲＣＤ測定が終了するまでアドレスバッファ２のラッチ回路の制御クロック（ＰＣＬＫ）を非活性化する構成となっている。このように構成することで、リードまたはライトコマンドのタイミングでのカラムアドレスの取り込みを、アドレス縮退をしていない場合と同様の状態とすることがでる。したがって、ｔＲＣＤの実力を正確に測定可能となる。

第１、第２の実施形態では、動作の切り替え（第１の実施形態における動作サイクルの切り替え、第２の実施形態におけるクロックＰＣＬＫのアクティブ／インアクティブの切り替え）を、特にバンクアドレス信号を用いて行なっているが、このバンクアドレス信号は、テストモードエントリー時のＭＲＳのために外部から入力する必要がある信号であるため、縮退することができない。しかし、テストモードにエントリーした後は使用しない信号である。したがって、このように、テストモードエントリー時には必要であり、テスト中には使用しない信号であるバンクアドレス信号を動作の切り替えの制御に用いることで、切り替え用に新たにピン数を増やすことなく、第１、第２の実施形態に記載したような縮退テストを実行可能である。また、このようにテスト中には不要な信号を用いて切り替えを制御することで、該切り替えをクロックＣＬＫに非同期に行なうことが可能となる。

以上の実施形態では、半導体記憶装置のバンク数を４としたが、バンクの数は２以上任意である。また、アドレスを１２ビットとしたが、アドレスのビット数は、これに限定されるものではない。また、コラムアドレスをロウアドレスよりも先にアドレスバッファ２に入力してもよい。

図１は本発明の第１の実施形態の半導体記憶装置のブロック図である。 図２は図１中のコマンドデコーダのブロック図である。 図３は図１中のバンク系選択回路の回路図である。 図４は図１中のロウ系制御回路の回路図である。 図５は図１中のライト／リードコマンド判定回路の回路図である。 図６は第１の実施形態の半導体記憶装置の動作を示すタイミングチャートである。 図７は本発明の第２の実施形態の半導体記憶装置のブロック図である。 図８は図７中のクロックジェネレータの回路図である。 図９は図７中のコマンドデコーダのブロック図である。 図１０は第２の実施形態の半導体記憶装置の動作を示すタイミングチャートである。 図１１は半導体記憶装置の従来例のブロック図である。 図１２は図１１中のクロックジェネレータの回路図である。 図１３は図１１中のアドレスバッファの回路図である。 図１４は図１１中のコマンドデコーダの回路図である。 図１５は図１１中のアクティブコマンド判定回路の回路図である。 図１６は図１１中のライト/リードコマンド判定回路の回路図である。 図１７は図１１中のバンク系選択回路の回路図である。 図１８は図１１中のロウ系制御回路の回路図である。 図１９は図１１中のカラム系制御回路の回路である。 図２０は図１１中のロウデコーダの回路図である。 図２１は図１１中のカラムデコーダの回路図である。 図２２はアドレスを縮退しない場合（通常動作時）の、図１１の半導体記憶装置の動作を示すタイミングチャートである。 図２３はアドレスを縮退する場合の、図１１の半導体記憶装置の動作を示すタイミングチャートである。 図２４は、図１１の半導体記憶装置のコマンドデコーダで行われるｔＲＣＤチェック時の動作を示すタイミングチャートである。

符号の説明

１、７ クロックジェネレータ
２ アドレスバッファ
３、８、９ コマンドデコーダ
４ ロウデコーダ
５ カラムデコーダ
６ メモリセルアレイ
１１、２１、３１ テストコマンド判定回路
１２、２２、３２ アクティブコマンド判定回路
１３、２３、３３ ライト/リードコマンド判定回路
１４、２４、３４ プリチャージコマンド判定回路
１５、２５、３５ バンク系選択回路
１６、２６、３６ ロウ系制御回路
１７、２７、３７ カラム系制御回路
４０ インバータ
４１-０〜４１-１１ バッファ
４２-０、４２-２、・・・、４２-１０ Ｄフリップフロップ
４３-０、４３-１、・・・、４３-１１ トランスファーゲート
４４-０、４４-１、・・・、４４-１１ Ｄフリップフロップ
４５-０、４５-１、・・・、４５-１１ バッファ
１０１、１０２ Ｄフリップフロップ
１０３〜１０６、１１８〜１２１ ＡＮＤゲート
１０７〜１０９、１１６、１１７ インバータ
２０１〜２０６、２１７、２１８ ＡＮＤゲート
２０７〜２１０ Ｄフリップフロップ
２１１〜２１４ インバータ
２１５、２１６ ＮＡＮＤゲート
３０１〜３０３ Ｄフリップフロップ
３０４、３０５、３０７〜３１０ インバータ
３０６ ＡＮＤゲート
３１１、３１２ ＮＡＮＤゲート
３１０〜３１５ ＯＲゲート
４０１〜４０３、４０８、４０９ インバータ
４０４、４０５ 遅延回路
４０６、４１１ ＡＮＤゲート
４０７、４１０ ＮＡＮＤゲート
５０１〜５０４ Ｄフリップフロップ
５０５、５０６ インバータ
５０７ ＡＮＤゲート
６０１〜６０４ インバータ
６０５〜６０８ ＮＯＲゲート
６０９〜６１２ ＮＡＮＤゲート
７０１、７０２ Ｄフリップフロップ
７０３〜７０６ インバータ
７０７〜７１０ デコーダ
８０１ Ｄフリップフロップ
８０２〜８０５ インバータ
８０６〜８０９ デコーダ

Claims (19)

1. ワード線とビット線とに接続されたメモリセルを有し、通常動作モードとテスト動作モードとを設定可能な半導体記憶装置であって、
   前記テスト動作モード時に、
   外部から入力されるアクティブコマンドに応じて、外部から入力されるロウアドレス信号の取り込みを行い、前記ワード線の選択は行なわない第１のロウ系動作を実行する手段と、
   前記第１のロウ系動作の実行後に外部から入力されるアクティブコマンドに応じて、前記ロウアドレス信号の更新は行わずに前記ロウアドレス信号に対応する前記ワード線を選択する第２のロウ系動作を実行する手段と
   を備えることを特徴とする半導体記憶装置。
2. 複数の前記メモリセルを備える複数のバンクを有し、
   外部から入力される信号であり、前記通常動作モード時には所定の前記バンクを選択するバンクアドレス信号を、前記テスト動作モード時には前記第１のロウ系動作と前記第２のロウ系動作とを切り替える信号として用い、
   前記バンクアドレス信号が第１の論理レベルの場合、前記第１のロウ系動作を実行し、前記バンクアドレス信号が第２の論理レベルの場合、前記第２のロウ系動作を実行するように構成される
   ことを特徴とする、請求項１に記載の半導体装置。
3. 前記ロウアドレス信号を保持すると共に、前記ロウアドレス信号をデコードして前記ロウアドレス信号に対応する前記ワード線を選択するロウデコーダ部を有し、
   前記バンクアドレス信号が前記第１の論理レベルの場合、前記ロウデコーダ部が保持する前記ロウアドレス信号の更新を行い前記デコード動作は行わず、
   前記バンクアドレス信号が前記第２の論理レベルの場合、前記ロウアドレス信号の更新は行なわず前記デコード動作を行う
   ことを特徴とする、請求項２に記載の半導体記憶装置。
4. 前記アクティブコマンドと前記バンクアドレス信号とを受けて、前記ロウデコーダ部の前記更新動作を制御する第１のロウ系制御信号と、前記ロウデコーダ部の前記デコード動作を制御する第２のロウ系制御信号とを前記ロウデコーダ部に供給するコマンドデコーダ部を有することを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記コマンドデコーダ部は、前記アクティブコマンドの活性化と前記バンクアドレスの第１の論理レベルとに応じて前記第１のロウ系制御信号を活性化し、前記アクティブコマンドの活性化と前記バンクアドレスの第２の論理レベルとに応じて前記第２のロウ系制御信号を活性化することを特徴とする、請求項４に記載の半導体記憶装置。
6. 前記ロウデコーダ部が、前記ロウアドレス信号を保持するロウラッチ回路と、前記ロウラッチ回路に保持された前記ロウアドレス信号をデコードし前記ロウアドレス信号に対応する前記ワード線を選択するロウデコーダ回路と、を有することを特徴とする、請求項３から５のいずれか一項に記載の半導体記憶装置。
7. 前記コマンドデコーダ部は、所定のアドレスを受けて前記半導体記憶装置が前記テスト動作モードであることを示すテストモード信号を活性化し、
   前記テストモード信号が活性化している期間のみ、前記バンクアドレス信号の前記第１および第２の論理レベルに応じて、前記第１のロウ系動作または前記第２のロウ系動作を実行するように制御される
   ことを特徴とする、請求項４から６のいずれか一項に記載の半導体装置。
8. 外部から入力されるリードまたはライトコマンドに応じて、外部から入力されるカラムアドレス信号の取り込みを行い、前記ビット線の選択は行なわない第１のカラム系動作を実行する手段と、
   前記第１のカラム系動作の実行後に外部から入力されるリードまたはライトコマンドに応じて、前記カラムアドレス信号の更新は行わずに前記カラムアドレス信号に対応する前記ビット線を選択する第２のカラム系動作を実行する手段と
   を備えることを特徴とする、請求項１から７のいずれか一項に記載の半導体記憶装置。
9. 複数 の前記メモリセルを有する複数のバンクと、
   外部から入力される信号であり、前記通常動作モード時には所定の前記バンクを選択するバンクアドレス信号を、前記テスト動作モード時には前記第１のロウ系動作と前記第２のロウ系動作および前記第１のカラム系動作と前記第２のカラム系動作とをそれぞれ切り替える信号として用い、
   前記バンクアドレス信号が第１の論理レベルの場合、前記第１のカラム系動作を実行し、前記バンクアドレス信号が第２の論理レベルの場合、前記第２のカラム系動作を実行する
   ように構成されることを特徴とする、請求項８に記載の半導体装置。
10. 前記カラムアドレス信号を保持すると共に、前記カラムアドレス信号をデコードして前記カラムアドレス信号に対応する前記ビット線を選択するカラムデコーダ部を有し、
    前記バンクアドレス信号が前記第１の論理レベルの場合、前記カラムデコーダ部が保持する前記カラムアドレス信号の更新を行い前記デコード動作は行わず、前記バンクアドレス信号が前記第２の論理レベルの場合、前記カラムアドレス信号の更新は行なわず前記デコード動作を行う
    ことを特徴とする、請求項９に記載の半導体記憶装置。
11. 前記リードまたはライトコマンドと前記バンクアドレス信号とを受けて、前記カラムデコーダ部の前記更新動作を制御する第１のカラム系制御信号と、前記カラムデコーダ部の前記デコード動作を制御する第２のカラム系制御信号とを前記カラムデコーダ部に供給するコマンドデコーダ部を有することを特徴とする、請求項１０に記載の半導体記憶装置。
12. 前記コマンドデコーダ部は、前記リードまたはライトコマンドの活性化と前記バンクアドレスの第１の論理レベルとに応じて前記第１のカラム系制御信号を活性化し、前記リードまたはライトコマンドの活性化と前記バンクアドレスの第２の論理レベルとに応じて前記第２のカラム系制御信号を活性化することを特徴とする、請求項４に記載の半導体記憶装置。
13. 前記カラムデコーダ部が、前記カラムアドレス信号を保持するカラムラッチ回路と、前記カラムラッチ回路に保持された前記カラムアドレス信号をデコードし前記カラムアドレス信号に対応する前記ビット線を選択するカラムデコーダ回路と、を有することを特徴とする、請求項１０から１２のいずれか一項に記載の半導体記憶装置。
14. 前記コマンドデコーダ部は、所定のアドレスを受けて前記半導体記憶装置が前記テスト動作モードであることを示すテストモード信号を活性化し、
    前記テストモード信号が活性化している期間のみ、前記バンクアドレス信号の前記第１および第２の論理レベルに応じて、前記第１のカラム系動作または前記第２のカラム系動作を実行するように制御される
    ことを特徴とする、請求項１１から１３のいずれか一項に記載の半導体装置。
15. 外部から入力されるクロック信号の一方のエッジに同期した第１のクロックパルス信号と他方のエッジに同期した第２のクロックパルス信号とを発生するクロックジェネレータ部と、
    外部から入力され前記メモリセルを選択するアドレスを前記クロック信号に同期して取り込むアドレスバッファ部と
    を有し、
    前記テストモード信号が非活性の期間は前記第１のクロックパルス信号にのみ同期して前記アドレスバッファ部が前記メモリセルを選択するアドレスを取り込み、
    前記テストモード信号が活性の期間は前記第１のクロックパルスと前記第２のクロックパルス信号とに同期して前記アドレスバッファが前記メモリセルを選択するアドレスを取り込む
    ことを特徴とする、請求項７に記載の半導体記憶装置。
16. 前記第１のクロックパルス信号の活性または非活性状態が、前記バンクアドレス信号の論理レベルによって制御されることを特徴とする、請求項１５に記載の半導体記憶装置。
17. ワード線とビット線とに接続されたメモリセルと、複数の前記メモリセルを有する複数のバンクとを有し、通常動作モードとテスト動作モードとを設定可能な半導体記憶装置において、アクティブコマンドが入力されてからリードまたはライトコマンドが入力されるまでの時間であるｔＲＣＤを測定する前記半導体記憶装置の試験方法であって、
    外部から入力されるアクティブコマンドに応じて、外部から入力されるロウアドレス信号の取り込みを行い、前記ワード線の選択は行なわない第１のロウ系動作工程と、
    前記第１のロウ系制御動作後に外部から入力されるアクティブコマンドに応じて、前記ロウアドレス信号の更新は行わずに前記ロウアドレス信号に対応する前記ワード線を選択する第２のロウ系動作工程と
    を備え、
    外部から入力される信号であり、前記通常動作モード時には所定の前記バンクを選択するバンクアドレス信号を用いて、前記第１のロウ系動作と前記第２のロウ系動作とを切り替えを行い、
    前記バンクアドレス信号が第１の論理レベルの場合、前記第１のロウ系動作工程が実行され、
    前記バンクアドレス信号が第２の論理レベルの場合、前記第２のロウ系動作工程が実行される
    ことを特徴とする半導体記憶装置の試験方法。
18. 外部から入力されるリードまたはライトコマンドに応じて、外部から入力されるカラムアドレス信号の取り込みを行い、前記ビット線の選択は行なわない第１のカラム系動作工程と、
    前記第１のカラム系動作工程の後に外部から入力されるリードまたはライトコマンドに応じて、前記カラムアドレス信号の更新は行わずに前記カラムアドレス信号に対応する前記ビット線を選択する第２のカラム系動作工程と
    を備え、
    前記バンクアドレス信号が前記第１の論理レベルの場合、前記第１のカラム系動作工程が実行され、
    前記バンクアドレス信号が前記第２の論理レベルの場合、前記第２のカラム系動作工程が実行される
    ことを特徴とする、請求項１７に記載の半導体記憶装置の試験方法。
19. 前記第１のロウ系動作工程の後に前記第１のカラム系動作工程が行われ、
    前記第１のカラム系動作工程の後に前記第２のロウ系動作工程が行われ、
    前記第２のロウ系動作工程の後に前記第２のカラム系動作工程が行われ、
    前記第２のロウ系動作工程と前記第２のカラム系動作工程との間の時間を前記ｔＲＣＤとして測定することを特徴とする、請求項１７または１８に記載の半導体記憶装置の試験方法。

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