JPH03147599A - １トランジスタ型ダイナミックｒａｍ装置 - Google Patents
１トランジスタ型ダイナミックｒａｍ装置Info
- Publication number
- JPH03147599A JPH03147599A JP1286212A JP28621289A JPH03147599A JP H03147599 A JPH03147599 A JP H03147599A JP 1286212 A JP1286212 A JP 1286212A JP 28621289 A JP28621289 A JP 28621289A JP H03147599 A JPH03147599 A JP H03147599A
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- JP
- Japan
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- test
- test mode
- word lines
- dynamic ram
- transistor type
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 12
- 238000011990 functional testing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１トランジスタ型ダイナミックＲＡＭに関する
。
。
一般に、１トランジスタ型ダイナミックＲＡＭ装置は、
製品として欠陥がないことを機能試験を行い、確かめて
から出荷している。この１トランジスタ型ダイナミック
ＲＡＭの高集積化に伴い、この機能試験に必要な時間は
増加している。この機能試験には、多くの試験項目があ
るが、その中でもライトノイズホールドテストは、非常
に時間がかかる。
製品として欠陥がないことを機能試験を行い、確かめて
から出荷している。この１トランジスタ型ダイナミック
ＲＡＭの高集積化に伴い、この機能試験に必要な時間は
増加している。この機能試験には、多くの試験項目があ
るが、その中でもライトノイズホールドテストは、非常
に時間がかかる。
このライトノイズホールドテストは、一つのワード線を
連続して選択し再書込動作を行い、ノイズによって近隣
のセルのホールド時間を悪化させる不良品の排除するこ
とを目的としたものである。
連続して選択し再書込動作を行い、ノイズによって近隣
のセルのホールド時間を悪化させる不良品の排除するこ
とを目的としたものである。
１ＭビットＤＲＡＭの場合、５１２本ワード線があり、
そのホールド時間の規格は８ｍｓであり、セル情報の「
ハイ」と「ロウ」両方について行うと、このライトノイ
ズホールドテストは約８秒かかってしまう。一方、セル
情報の配置にライトノイズホールドテストの結果が左右
されるので、セル情報の配置が違うテストを３〜４回す
る必要があり、ライトノイズホールドテストのみに３０
秒前後の時間がかかってしまう。このことが、１トラン
ジスタ型ダイナミックＲＡＭのコストを上げてきた。
そのホールド時間の規格は８ｍｓであり、セル情報の「
ハイ」と「ロウ」両方について行うと、このライトノイ
ズホールドテストは約８秒かかってしまう。一方、セル
情報の配置にライトノイズホールドテストの結果が左右
されるので、セル情報の配置が違うテストを３〜４回す
る必要があり、ライトノイズホールドテストのみに３０
秒前後の時間がかかってしまう。このことが、１トラン
ジスタ型ダイナミックＲＡＭのコストを上げてきた。
一般に、よく知られたマーチングテストは、２００ｎｓ
のサイクルで、約２ ｓｅｃである。
のサイクルで、約２ ｓｅｃである。
第６図は一般のダイナミックＲＡＭのセルアレイの一例
の回路図を示している。このダイナミ。
の回路図を示している。このダイナミ。
りＲＡＭは、例えばワード線Ｗ１を選択し、セルのトラ
ンジスタＱ６をオンとし、容量ｃ１から出てきた電荷デ
ータをセンスアンプ１ｏによっテ増幅し再書込を行うも
のである。従って、１対のデジット線ＤＩ、Ｄゴーにつ
き選択されるワード線は一本となる。このことがライト
ノイズホールドテストの時間がかかる原因となっていた
。
ンジスタＱ６をオンとし、容量ｃ１から出てきた電荷デ
ータをセンスアンプ１ｏによっテ増幅し再書込を行うも
のである。従って、１対のデジット線ＤＩ、Ｄゴーにつ
き選択されるワード線は一本となる。このことがライト
ノイズホールドテストの時間がかかる原因となっていた
。
第４図は従来例のダイナミックＲＡＭ装置のブロック図
である。ワード線の選択は、アドレスバッファ１で行い
、外部アドレス入力信号ＡＯ。
である。ワード線の選択は、アドレスバッファ１で行い
、外部アドレス入力信号ＡＯ。
Ａ１を取込みロウアドレスＸＯ，Ｘ１ｔ？作り、Ｘ部分
デコーダ３で部分デコード信号Ｘ０ＸＩ、Ｘ０ＢＸＩ、
Ｘ０ＸＩＢ、Ｘ０ＢＸＩＢを作る。これらの信号がそれ
ぞれＸデコーダ４に入力されワード線Ｗ１〜Ｗ４を選択
する。
デコーダ３で部分デコード信号Ｘ０ＸＩ、Ｘ０ＢＸＩ、
Ｘ０ＸＩＢ、Ｘ０ＢＸＩＢを作る。これらの信号がそれ
ぞれＸデコーダ４に入力されワード線Ｗ１〜Ｗ４を選択
する。
第５図は従来例のＸ部分デコーダの回路図であり、ロウ
アドレスＸＯ，ＸＩを入力し、インバータＩＶ１５．Ｉ
Ｖ１６．ＮＡＮＤ９〜１２．（７バータＩＶＩ １〜１
４により、デコード信号Ｘ０Ｘｉ、Ｘ０ＢＸＩ、Ｘ０Ｘ
ＩＢ、Ｘ０ＢＸＩＢを作る。
アドレスＸＯ，ＸＩを入力し、インバータＩＶ１５．Ｉ
Ｖ１６．ＮＡＮＤ９〜１２．（７バータＩＶＩ １〜１
４により、デコード信号Ｘ０Ｘｉ、Ｘ０ＢＸＩ、Ｘ０Ｘ
ＩＢ、Ｘ０ＢＸＩＢを作る。
上述した従来の１トランジスタ型ダイナミックＲＡＭは
、ライトノイズホールドテストを行う場合、デジット線
１対に付きワード線を１本ずつ選択しノイズを与える試
験を行っているので、試験時間が長いという欠点がある
。
、ライトノイズホールドテストを行う場合、デジット線
１対に付きワード線を１本ずつ選択しノイズを与える試
験を行っているので、試験時間が長いという欠点がある
。
本発明の目的は、このような欠点を除き、試験時間を短
縮した１トランジスタ型ダイナミッタＲＡＭ装置を提供
することにある。
縮した１トランジスタ型ダイナミッタＲＡＭ装置を提供
することにある。
本発明の１トランジスタ型ダイナミックＲＡＭの構成は
、ローアドレスによってワード線を選択する１トランジ
スタ型ダイナミックＲＡＭ装置において、前記ローアド
レスの一本以上をワード線の選択に無関係とし、かつセ
ンスアップ１台に接続される１対のデジット線に対して
ワード線を２本以上選択する動作モードを持たせたこと
を特徴とする。
、ローアドレスによってワード線を選択する１トランジ
スタ型ダイナミックＲＡＭ装置において、前記ローアド
レスの一本以上をワード線の選択に無関係とし、かつセ
ンスアップ１台に接続される１対のデジット線に対して
ワード線を２本以上選択する動作モードを持たせたこと
を特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
本実施例は従来例に対してテストモード判定回路２が付
加されたものである。外部アドレス人力ＡＯ２Ａ１はＸ
アドレスバッファ１で取り込まれ、増幅されてローアド
レス信号ＸＯ，ＸＩが出力される。アドレス信号ｘＯは
、ｘｌと共にＸ部分デコーダ３に入力され、部分デコー
ド信号ｘＯｘ１、Ｘ０ＢＸＩ、Ｘ０ＸＩＢ、ＸＯＢＸＩ
Ｂ１ｍデコードされる。これらの信号はそれぞれ４つお
きのＸデコーダ４に入力され、ワード線Ｗ１〜Ｗ４を選
択する。入力アドレスＡＯ，Ａｌ以外のアドレスについ
てもＸアドレスバッファ、Ｘ部分デコーダというバスを
通ってＸデコーダ４に入力されている。
加されたものである。外部アドレス人力ＡＯ２Ａ１はＸ
アドレスバッファ１で取り込まれ、増幅されてローアド
レス信号ＸＯ，ＸＩが出力される。アドレス信号ｘＯは
、ｘｌと共にＸ部分デコーダ３に入力され、部分デコー
ド信号ｘＯｘ１、Ｘ０ＢＸＩ、Ｘ０ＸＩＢ、ＸＯＢＸＩ
Ｂ１ｍデコードされる。これらの信号はそれぞれ４つお
きのＸデコーダ４に入力され、ワード線Ｗ１〜Ｗ４を選
択する。入力アドレスＡＯ，Ａｌ以外のアドレスについ
てもＸアドレスバッファ、Ｘ部分デコーダというバスを
通ってＸデコーダ４に入力されている。
このようにしてワード線Ｗ１〜Ｗ４は、センスアンプ１
台に付き１本選択される。Ｘ部分デコーダ３には、テス
トモード判定回路２からテストモードイネーブル信号Ｔ
Ｅが入力されている。テストモード判定回路２は、外部
入力信号ＷＥ、ＲＡＳ、’ＣＡＳの組合せがテストモー
ドのタイミングとなったときに、イネーブル信号がロウ
となる。
台に付き１本選択される。Ｘ部分デコーダ３には、テス
トモード判定回路２からテストモードイネーブル信号Ｔ
Ｅが入力されている。テストモード判定回路２は、外部
入力信号ＷＥ、ＲＡＳ、’ＣＡＳの組合せがテストモー
ドのタイミングとなったときに、イネーブル信号がロウ
となる。
第２図は第１図のＸ部分デコーダ３の回路図である。イ
ネーブル信号ＴＥがロウとなると、部分デコード信号は
すべてハイとなり、ワード線は、４本選択されるように
なる。この回路は、４本のワード線によって同時にライ
トノイズを与えることができるので、ライトノイズホー
ルドテストのテスト時間は１／４となる。
ネーブル信号ＴＥがロウとなると、部分デコード信号は
すべてハイとなり、ワード線は、４本選択されるように
なる。この回路は、４本のワード線によって同時にライ
トノイズを与えることができるので、ライトノイズホー
ルドテストのテスト時間は１／４となる。
但し、この実施例の場合、同時に選択するワード線に付
き、かつ同じデジット線に付いているセルはセル情報が
同一である必要がある。
き、かつ同じデジット線に付いているセルはセル情報が
同一である必要がある。
第３図は本発明の第２の実施例のＸ部分デコーダの回路
図である。本実施例は、ラッチ信号ＴＬにより制御され
る。
図である。本実施例は、ラッチ信号ＴＬにより制御され
る。
テストモードに入ると、まずラッチ信号ＴＬがワンショ
ットでロウとなり、データラッチ回路５にアドレスデー
タがラッチされる。次にイネーブル信号ＴＥがロウとな
る。
ットでロウとなり、データラッチ回路５にアドレスデー
タがラッチされる。次にイネーブル信号ＴＥがロウとな
る。
ラッチされているデータがハイの場合、Ｘ部分デコーダ
３は２本のＸ部分デコード信号の選択を行う。もし、テ
ストモードに入る時に（ＸＯ，Ｘｌ）が（１，１）なら
ば４本全ての部分デコード信号がハイとなり、（１，０
）ならばＸ０ＸＩＢとＸ０ＢＸＩＢの２本が選択される
。
３は２本のＸ部分デコード信号の選択を行う。もし、テ
ストモードに入る時に（ＸＯ，Ｘｌ）が（１，１）なら
ば４本全ての部分デコード信号がハイとなり、（１，０
）ならばＸ０ＸＩＢとＸ０ＢＸＩＢの２本が選択される
。
本実施例の場合、ライトノイズホールドテストを行うセ
ル情報の配置に合わせて、同時に選択するワード線を変
えられるという利点がある。
ル情報の配置に合わせて、同時に選択するワード線を変
えられるという利点がある。
当然、本発明のテストモードはローアドレスに対して周
期性をもったパターンならば通常のテストのライトサイ
クルにも有効である。
期性をもったパターンならば通常のテストのライトサイ
クルにも有効である。
以上説明したように本発明は、ワード線選択の数を増や
す動作モードを持つことにより、ライトノイズホールド
テストのテスト時間を短縮することができるという効果
がある。
す動作モードを持つことにより、ライトノイズホールド
テストのテスト時間を短縮することができるという効果
がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＸ部分デコーダの回路図、第３図は本発明の第２の
実施例のＸ部分デコーダの回路図、第４図は従来例のダ
イナミックＲＡＭの一例のブロック図、第５図は第４図
のＸ部分デコーダの回路図、第６図は１トランジスタ型
ダイナミックＲＡＭのセルアレイの一例の回路図である
。 ＡＯ，Ａｌ・・・・・・外部アドレス入力信号、Ｘ０２
Ｘ１・・・・・・ローアドレス信号、ＷＥ、ＲＡＳ、Ｃ
ＡＳ・・・・・・外部入力信号、ＴＥ・・・・・・テス
トモードイネーブル信号、ＴＬ・・・・・・テストモー
ドアドレスデータラッチ信号、Ｗ１〜Ｗ４・・・・・・
ワード線、ＤＯ，Ｄｏ。 ＤＩ、Ｄｉ・・・・・・デジット線、Ｘ０ＸＩ、Ｘ０Ｂ
Ｘ１、Ｘ０ＸＩＢ、Ｘ０ＢＸＩＥ・・・・・・部分デコ
ード信号、ＩＶ、〜Ｉ Ｖ １ｇ・・・・・・インバー
タゲート、ＮＤ１〜ＮＤ １□・・・・・・ＮＡＮＤゲ
ート、ＮＲｔ〜ＮＲ，。・・・・・・ＮＯＲゲー）、Ｑ
ｌ、Ｑ３・・・・・・ＰチャネルＭＯＳトランジスタ、
Ｑ２．Ｑ４・・・・・・ＮチャネルＭＯＳトランジスタ
、１・・・・・・Ｘアドレスバッファ、２・・・・・・
テストモード判定回路、３・・・・・・Ｘ部分デコーダ
、４・・・・・・Ｘデコーダ、５・・・・・・ラッチ回
路、１０・・・・・・センスアンプ。
図のＸ部分デコーダの回路図、第３図は本発明の第２の
実施例のＸ部分デコーダの回路図、第４図は従来例のダ
イナミックＲＡＭの一例のブロック図、第５図は第４図
のＸ部分デコーダの回路図、第６図は１トランジスタ型
ダイナミックＲＡＭのセルアレイの一例の回路図である
。 ＡＯ，Ａｌ・・・・・・外部アドレス入力信号、Ｘ０２
Ｘ１・・・・・・ローアドレス信号、ＷＥ、ＲＡＳ、Ｃ
ＡＳ・・・・・・外部入力信号、ＴＥ・・・・・・テス
トモードイネーブル信号、ＴＬ・・・・・・テストモー
ドアドレスデータラッチ信号、Ｗ１〜Ｗ４・・・・・・
ワード線、ＤＯ，Ｄｏ。 ＤＩ、Ｄｉ・・・・・・デジット線、Ｘ０ＸＩ、Ｘ０Ｂ
Ｘ１、Ｘ０ＸＩＢ、Ｘ０ＢＸＩＥ・・・・・・部分デコ
ード信号、ＩＶ、〜Ｉ Ｖ １ｇ・・・・・・インバー
タゲート、ＮＤ１〜ＮＤ １□・・・・・・ＮＡＮＤゲ
ート、ＮＲｔ〜ＮＲ，。・・・・・・ＮＯＲゲー）、Ｑ
ｌ、Ｑ３・・・・・・ＰチャネルＭＯＳトランジスタ、
Ｑ２．Ｑ４・・・・・・ＮチャネルＭＯＳトランジスタ
、１・・・・・・Ｘアドレスバッファ、２・・・・・・
テストモード判定回路、３・・・・・・Ｘ部分デコーダ
、４・・・・・・Ｘデコーダ、５・・・・・・ラッチ回
路、１０・・・・・・センスアンプ。
Claims (1)
- ローアドレスによってワード線を選択する１トランジ
スタ型ダイナミックＲＡＭ装置において、前記ローアド
レスの一本以上をワード線の選択に無関係とし、かつセ
ンスアンプ１台に接続される１対のデジット線に対して
ワード線を２本以上選択する動作モードを持たせたこと
を特徴とする１トランジスタ型ダイナミックＢＡＭ装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286212A JPH03147599A (ja) | 1989-11-02 | 1989-11-02 | １トランジスタ型ダイナミックｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286212A JPH03147599A (ja) | 1989-11-02 | 1989-11-02 | １トランジスタ型ダイナミックｒａｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03147599A true JPH03147599A (ja) | 1991-06-24 |
Family
ID=17701425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286212A Pending JPH03147599A (ja) | 1989-11-02 | 1989-11-02 | １トランジスタ型ダイナミックｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03147599A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003389A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の試験方法 |
-
1989
- 1989-11-02 JP JP1286212A patent/JPH03147599A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003389A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置および半導体記憶装置の試験方法 |
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