JPH0215490A - 半導体ダイナミックｒａｍ - Google Patents
半導体ダイナミックｒａｍInfo
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- JPH0215490A JPH0215490A JP63165311A JP16531188A JPH0215490A JP H0215490 A JPH0215490 A JP H0215490A JP 63165311 A JP63165311 A JP 63165311A JP 16531188 A JP16531188 A JP 16531188A JP H0215490 A JPH0215490 A JP H0215490A
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- Japan
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- test
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- test mode
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- dynamic ram
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000012360 testing method Methods 0.000 claims abstract description 48
- 230000006870 function Effects 0.000 claims description 3
- 238000003491 array Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミック型半導体記憶装置のテスト機
能に関するものである。
能に関するものである。
第５図は、従来のダイナミック型半導体−記憶装置のテ
スト機能のブロック図である。図において（１）及び（
２）は、ローデコーダ、（３）はコラムデコーダ、（４
）及び（５）はメモリセルアレイである。また（６）及
び（７）はＭＯＳ）ランジスタで（８）はテストモード
出力回路。Ｓｌ及びＳ２は分割動作用センス活性化信号
である。なお、この例はローアドレスＲＡ工状態で分割
される状態を示している。
スト機能のブロック図である。図において（１）及び（
２）は、ローデコーダ、（３）はコラムデコーダ、（４
）及び（５）はメモリセルアレイである。また（６）及
び（７）はＭＯＳ）ランジスタで（８）はテストモード
出力回路。Ｓｌ及びＳ２は分割動作用センス活性化信号
である。なお、この例はローアドレスＲＡ工状態で分割
される状態を示している。
次に動作について説明する。
通常のダイナミック型半導体記憶装置では正常に情報が
記憶され、読みだされるかどうかをテストするためには
、第５図（ＩＬ）及び（ｂ）で示すように、それぞれノ
ーマルモードとテストモードの２通りのテスト方法があ
る。
記憶され、読みだされるかどうかをテストするためには
、第５図（ＩＬ）及び（ｂ）で示すように、それぞれノ
ーマルモードとテストモードの２通りのテスト方法があ
る。
まず、第５図（ａ）のノーマルモードの場合、書き込ん
だ情報を読みだす場合、まずローアドレスに指定された
アドレスにより、ここではＲＡ ｉ ＝０のメモリセル
アレイ（４）が決ます、次に、ローデコーダ（１）によ
り、１つのＸアドレスが指定される。
だ情報を読みだす場合、まずローアドレスに指定された
アドレスにより、ここではＲＡ ｉ ＝０のメモリセル
アレイ（４）が決ます、次に、ローデコーダ（１）によ
り、１つのＸアドレスが指定される。
また、コラムデコーダ（３）により、１つのアドレスが
指定され、ＸとＹにより指定されたアドレスの信号が読
みだされ、出力Ｄｏｕｔと成る。ここで、ＲＸ、はワー
ド線駆動信号であり、ローデコーダ（１）への入力信号
となっている。また、Ｓ１信号により、Ｘ、Ｙにより指
定されたアドレスの微弱信号が増幅され始め、増幅され
た信号が出力Ｄｏｕｔとなっている。この場合、ＲＡｉ
＝１側の回路は電力消費を押さえるためスタンドバイ状
態となっている。
指定され、ＸとＹにより指定されたアドレスの信号が読
みだされ、出力Ｄｏｕｔと成る。ここで、ＲＸ、はワー
ド線駆動信号であり、ローデコーダ（１）への入力信号
となっている。また、Ｓ１信号により、Ｘ、Ｙにより指
定されたアドレスの微弱信号が増幅され始め、増幅され
た信号が出力Ｄｏｕｔとなっている。この場合、ＲＡｉ
＝１側の回路は電力消費を押さえるためスタンドバイ状
態となっている。
次に、第５図（ｂ）のテストモードの場合であるが、最
近の半導体型ダイナミックＲＡＭの記憶容量が増大した
ため、テスト時間が長くかかり過ぎるのを防ぐため、上
記のノーマルモードとテスト方法を異にしている。すな
わち、指定されたローアドレスにより１、ＲＡｉ＝Ｏの
ブロックが選択され、ＲＸ１信号が入り、ローデコーダ
（１）により、１つのＸアドレスが指定される所はノー
マルモードの場合と同一であるが、コラムデコーダ（３
）により、Ｙアドレスが４つ一度に指定され、これらの
Ｘ、Ｙで指定された４つの信号が、テストモード出力回
路（８）よりテストモード出力Ｄｏｕｔとなり出力され
る。
近の半導体型ダイナミックＲＡＭの記憶容量が増大した
ため、テスト時間が長くかかり過ぎるのを防ぐため、上
記のノーマルモードとテスト方法を異にしている。すな
わち、指定されたローアドレスにより１、ＲＡｉ＝Ｏの
ブロックが選択され、ＲＸ１信号が入り、ローデコーダ
（１）により、１つのＸアドレスが指定される所はノー
マルモードの場合と同一であるが、コラムデコーダ（３
）により、Ｙアドレスが４つ一度に指定され、これらの
Ｘ、Ｙで指定された４つの信号が、テストモード出力回
路（８）よりテストモード出力Ｄｏｕｔとなり出力され
る。
乙の場合、上記の４つのアドレスには、すべてＩＩ Ｌ
０ｗ１１又は“Ｈｉｇｈ”の信号が書き込・まれ、こ
れらがただしく書き込まれ、この情報が４つとも正しく
読み出された場合、すなわち、４つともすべてＩＩ Ｌ
ｏｗｌｌ又はＩＩ Ｈ１ｇｈ ＋＋の時のみ、テスト
モード出力回路（８）が“Ｉ Ｈｉ ｇｈＩ＋になる。
０ｗ１１又は“Ｈｉｇｈ”の信号が書き込・まれ、こ
れらがただしく書き込まれ、この情報が４つとも正しく
読み出された場合、すなわち、４つともすべてＩＩ Ｌ
ｏｗｌｌ又はＩＩ Ｈ１ｇｈ ＋＋の時のみ、テスト
モード出力回路（８）が“Ｉ Ｈｉ ｇｈＩ＋になる。
すなわち、正しい動作が行われたという出力信号Ｄｏｕ
ｔを出す構成となっている。この場合も、ＲＡ ｉ ＝
１側の回路、すなわち、非選択回路はスタンドバイ状
態となっている。
ｔを出す構成となっている。この場合も、ＲＡ ｉ ＝
１側の回路、すなわち、非選択回路はスタンドバイ状
態となっている。
半導体ダイナミックＲＡＭの記憶容量が増加するのに伴
い、大量生産過程におけろ製品テスト工程でのテスト時
間が大幅に増大し、テスト時間をいかに短（するかが、
生産性向上及びコストダウンの有力な手段である。
い、大量生産過程におけろ製品テスト工程でのテスト時
間が大幅に増大し、テスト時間をいかに短（するかが、
生産性向上及びコストダウンの有力な手段である。
従来の半導体記憶装置において、低消費電力化のため、
ノーマルモード時の１７２分割動作、又は１／Ｎ分割動
作は必要であるが、テストモード時も分割動作をさせて
いたので、テスト時間は長く、生産性向上の妨げとなっ
ており、その対策が課題であった。
ノーマルモード時の１７２分割動作、又は１／Ｎ分割動
作は必要であるが、テストモード時も分割動作をさせて
いたので、テスト時間は長く、生産性向上の妨げとなっ
ており、その対策が課題であった。
この発明は、上記のような課題を解決するためになされ
たもので、半導体ダイナミックＲＡＭテスト時において
、テストモード時に、従来は分割動作であり非選択ブロ
ックであった回路も選択ブロックとして、従来選択ブロ
ックであったブロックと同時にテストを実行することに
より、テスト時間の短縮できる回路を備えた半導体ダイ
ナミックＲＡＭを提供することを目的とする。
たもので、半導体ダイナミックＲＡＭテスト時において
、テストモード時に、従来は分割動作であり非選択ブロ
ックであった回路も選択ブロックとして、従来選択ブロ
ックであったブロックと同時にテストを実行することに
より、テスト時間の短縮できる回路を備えた半導体ダイ
ナミックＲＡＭを提供することを目的とする。
この発明による半導体ダイナミックＲＡＭはノーマルモ
ード時には、通常の分割動作を行い、テストモード時に
は、ノーマルモード時に非選択であったブロックも選択
し、同時にテストを行える選択回路とテストモード時の
データ出力回路を付加した。
ード時には、通常の分割動作を行い、テストモード時に
は、ノーマルモード時に非選択であったブロックも選択
し、同時にテストを行える選択回路とテストモード時の
データ出力回路を付加した。
この発明においては、ノーマルモード時には、通常の１
／Ｎ分割動作を行って低消費電力を保ち、テストモード
時には、ノーマルモード時に非選択ブロックであったブ
ロックも選択ブロックと同時にテストを実行できるよう
にしたため、テスト時間を約１７Ｈに短縮することがで
き、生産性の向上に役立つ。
／Ｎ分割動作を行って低消費電力を保ち、テストモード
時には、ノーマルモード時に非選択ブロックであったブ
ロックも選択ブロックと同時にテストを実行できるよう
にしたため、テスト時間を約１７Ｈに短縮することがで
き、生産性の向上に役立つ。
この発明の一実施例を図によって説明する。第１図は半
導体ダイナミックＲＡＭのブロック図で、（ａｌはノー
マルモードの動作の説明図であり、これは従来と全く同
一である。第１図（ｂ）はテストモード時の動作説明図
である。第１図において、（１１〜（８）は第５図の従
来例に示したものと同等であるので説明を省略する。（
９）はテストモード出力回路、Ｑｌばテストモード出力
［＃ （８） 、 （９１からの出力出力信号を入力と
し、テストモード時の最終出力信号を発生させろ出力回
路である。Ｓ８．Ｓ、ば分割動作作用センス活性化信号
、ＲＸ、、ＲＸ、はワード線駆動信号であり、ローデコ
ーダへ入力されろ。
導体ダイナミックＲＡＭのブロック図で、（ａｌはノー
マルモードの動作の説明図であり、これは従来と全く同
一である。第１図（ｂ）はテストモード時の動作説明図
である。第１図において、（１１〜（８）は第５図の従
来例に示したものと同等であるので説明を省略する。（
９）はテストモード出力回路、Ｑｌばテストモード出力
［＃ （８） 、 （９１からの出力出力信号を入力と
し、テストモード時の最終出力信号を発生させろ出力回
路である。Ｓ８．Ｓ、ば分割動作作用センス活性化信号
、ＲＸ、、ＲＸ、はワード線駆動信号であり、ローデコ
ーダへ入力されろ。
この発明によれば、ノーマルモード時には通常の分ｓ′
１１動作を行い、テストモード時には分割動作を行わな
い。したがって、テストモード時にのみ非選択ブロック
をも選択する付属の回路が必要となる。これを第２図、
第３図、第４図を用いて説明する。第２図において、（
１１）、 （１２）はＮＯＲ回路、ＲＡｉｓ及びＲＡｉ
、は、外部から指定されたローアドレスの一部でメモリ
セルアレイとどのブロックを選択するかを決めるのに関
わる信号であり、ＴＥはテストモード信号である。ＴＥ
がＬｏｗの場合、すなわちノーマルモード時にはＲＡ
ｉ、＝ＨｉｇｈならばＮＯＲ回路の出力ＲＡ ｉ ＝
Ｌ ｏ ｗであり、第３図のＲＸ＝ＨｉｇｈでＲＡｉ＝
ＬｏｗのときＲＸ、がＨｉｇｈとなり、ワード線駆動信
号が発生する。この場合、ＲＡｉ１＝Ｌｏｗであるから
、ＲＡ ｉ ＝ Ｈｉ ｇ ｈ Ｆ ＲＸ ＝ Ｈｉ
ｇ ｈ （７） ト＠ＲＸ、はＬｏｗとなり、ＲＸｌの
ワード線駆動信号は発生しない。すなわち、非選択ブロ
ックのワード線駆動信号ＲＸ□は発生せず、選択ブロッ
クのワード線駆動信号が働く。
１１動作を行い、テストモード時には分割動作を行わな
い。したがって、テストモード時にのみ非選択ブロック
をも選択する付属の回路が必要となる。これを第２図、
第３図、第４図を用いて説明する。第２図において、（
１１）、 （１２）はＮＯＲ回路、ＲＡｉｓ及びＲＡｉ
、は、外部から指定されたローアドレスの一部でメモリ
セルアレイとどのブロックを選択するかを決めるのに関
わる信号であり、ＴＥはテストモード信号である。ＴＥ
がＬｏｗの場合、すなわちノーマルモード時にはＲＡ
ｉ、＝ＨｉｇｈならばＮＯＲ回路の出力ＲＡ ｉ ＝
Ｌ ｏ ｗであり、第３図のＲＸ＝ＨｉｇｈでＲＡｉ＝
ＬｏｗのときＲＸ、がＨｉｇｈとなり、ワード線駆動信
号が発生する。この場合、ＲＡｉ１＝Ｌｏｗであるから
、ＲＡ ｉ ＝ Ｈｉ ｇ ｈ Ｆ ＲＸ ＝ Ｈｉ
ｇ ｈ （７） ト＠ＲＸ、はＬｏｗとなり、ＲＸｌの
ワード線駆動信号は発生しない。すなわち、非選択ブロ
ックのワード線駆動信号ＲＸ□は発生せず、選択ブロッ
クのワード線駆動信号が働く。
このワード線駆動信号ＲＸ、に連動して、センス活性化
信号Ｓ、がＨｉｇｈとなり、選択ブロックの記憶装置を
読みだす。以上がノーマルモードの場合の選択ブロック
、非選択ブロックの決定の動作である。次に、テストモ
ードの場合であるが、テストモード時にＬよＴ Ｅ ＝
Ｈｉ ｇ ｈであや、Ｒ人、。
信号Ｓ、がＨｉｇｈとなり、選択ブロックの記憶装置を
読みだす。以上がノーマルモードの場合の選択ブロック
、非選択ブロックの決定の動作である。次に、テストモ
ードの場合であるが、テストモード時にＬよＴ Ｅ ＝
Ｈｉ ｇ ｈであや、Ｒ人、。
＝ Ｈｉ に ｈでもＬｏｗでもＲＡｉはＬｏｗとなり
、コレニヨリＲＸ＝ＨｉｇｈならばＲＸ ２＝ Ｈｉｇ
ｈとなり、Ｓ２＝Ｈｉｇｈである。また同様にＲＸ□＝
Ｈｉｇｈ、Ｓ１＝Ｈｉｇｈとなるため、ノーマルモード
時に非選択ブロックであったブロックも選択される。
、コレニヨリＲＸ＝ＨｉｇｈならばＲＸ ２＝ Ｈｉｇ
ｈとなり、Ｓ２＝Ｈｉｇｈである。また同様にＲＸ□＝
Ｈｉｇｈ、Ｓ１＝Ｈｉｇｈとなるため、ノーマルモード
時に非選択ブロックであったブロックも選択される。
次に、テストモード時の出力信号処理の方法について説
明する。第１図（ｂ）において、テストモード出力回路
（８）及び（９）はそれぞれメモリセルアレイ（４）及
び（５）から４ビツトづつ読みだされた情報を処理する
。それぞれの処理の方法は従来と同一であり、通常４ビ
ット共にＨｉｇｈまたはＬｏｗのときにのみ、テストモ
ード出力回路（８）及び（９）の出力信号はＨｉｇｈと
なる。したがって、出力回路００）ばテストモード出力
回路（８）及び（９）の出力信号が共にＨｉｇｈの場合
にＨｉｇｈの出力を発生する。
明する。第１図（ｂ）において、テストモード出力回路
（８）及び（９）はそれぞれメモリセルアレイ（４）及
び（５）から４ビツトづつ読みだされた情報を処理する
。それぞれの処理の方法は従来と同一であり、通常４ビ
ット共にＨｉｇｈまたはＬｏｗのときにのみ、テストモ
ード出力回路（８）及び（９）の出力信号はＨｉｇｈと
なる。したがって、出力回路００）ばテストモード出力
回路（８）及び（９）の出力信号が共にＨｉｇｈの場合
にＨｉｇｈの出力を発生する。
これにより、テストモード時において従来は、非選択ブ
ロック、選択ブロックに分は各ブロック４ビツトづつテ
ストしていたものが、分割動作させろことなく、−度に
８ピツトのテストを実施できることになる。
ロック、選択ブロックに分は各ブロック４ビツトづつテ
ストしていたものが、分割動作させろことなく、−度に
８ピツトのテストを実施できることになる。
以上のように、この発明によれば１／Ｎ分割動作する半
導体ダイナミックＲＡＭのテストモード時において、従
来非選択ブロックとなりアクセスできなかったメモリセ
ルアレイクも、選択ブロックと同時にテストできるよう
にしたため、テスト時間が１／Ｎですむことになり、大
容量化が進んだ半導体ダイナミックメモリの生産性向上
に役立つ０
導体ダイナミックＲＡＭのテストモード時において、従
来非選択ブロックとなりアクセスできなかったメモリセ
ルアレイクも、選択ブロックと同時にテストできるよう
にしたため、テスト時間が１／Ｎですむことになり、大
容量化が進んだ半導体ダイナミックメモリの生産性向上
に役立つ０
第１図ないし第４図は、この発明の一実施例による半導
体ダイナミックＲＡＭに関するもので、第１図は半導体
ダイナミックＲＡＭのブロック図、第２図及び第３図は
ＮＯＲ回路、第４図はインバータ回路であり、第５図は
従来のダイナミックＲＡＭのブロック図を示す。 図において（１１ｉ２１はローデコーダ、（３１はコラ
ムデコーダ、（４）、（５）はメモリセルアレイ、（６
）、 （７）はＭＯ３＋−ランジスタ、（８） 、 （
９１はテストモード出力回路、ＱＯＩは出力回路、（１
１）、 （１２）はＮＯＲ回路、（１３） 、 （１４
）は インバータ回路、 （１５） 、 （１Ｂ）はＮ
ＯＲ回路、（１７）、（１８１は）インバータ回路であ
る。 なお、図中、同一符号は同−又は相当部分を示す。
体ダイナミックＲＡＭに関するもので、第１図は半導体
ダイナミックＲＡＭのブロック図、第２図及び第３図は
ＮＯＲ回路、第４図はインバータ回路であり、第５図は
従来のダイナミックＲＡＭのブロック図を示す。 図において（１１ｉ２１はローデコーダ、（３１はコラ
ムデコーダ、（４）、（５）はメモリセルアレイ、（６
）、 （７）はＭＯ３＋−ランジスタ、（８） 、 （
９１はテストモード出力回路、ＱＯＩは出力回路、（１
１）、 （１２）はＮＯＲ回路、（１３） 、 （１４
）は インバータ回路、 （１５） 、 （１Ｂ）はＮ
ＯＲ回路、（１７）、（１８１は）インバータ回路であ
る。 なお、図中、同一符号は同−又は相当部分を示す。
Claims (1)
- １／Ｎ分割動作する半導体ダイナミックＲＡＭにおいて
、テストモード時に限り、全ブロック動作するとともに
、従来、非選択ブロックであり、テストモード信号を出
力していなかったブロックからも、選択データを出力す
るような機能を備えた半導体ダイナミックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165311A JPH0215490A (ja) | 1988-07-01 | 1988-07-01 | 半導体ダイナミックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165311A JPH0215490A (ja) | 1988-07-01 | 1988-07-01 | 半導体ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215490A true JPH0215490A (ja) | 1990-01-19 |
Family
ID=15809921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165311A Pending JPH0215490A (ja) | 1988-07-01 | 1988-07-01 | 半導体ダイナミックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215490A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276426A (ja) * | 2004-03-23 | 2005-10-06 | Samsung Electronics Co Ltd | メモリモジュール |
| US7379349B2 (en) | 2003-07-15 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Simultaneous and selective memory macro testing |
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
| JP2009205790A (ja) * | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
-
1988
- 1988-07-01 JP JP63165311A patent/JPH0215490A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7379349B2 (en) | 2003-07-15 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Simultaneous and selective memory macro testing |
| JP2005276426A (ja) * | 2004-03-23 | 2005-10-06 | Samsung Electronics Co Ltd | メモリモジュール |
| US7552369B2 (en) | 2004-10-21 | 2009-06-23 | Fujitsu Microelectronics Limited | Semiconductor device and method for testing semiconductor device |
| JP2009205790A (ja) * | 2008-01-30 | 2009-09-10 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
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