JP2005276426A - メモリモジュール - Google Patents

Abstract

【課題】 メモリモジュールを提供する。
【解決手段】 複数個のメモリチップ、前記複数個のメモリチップの各々の内部にそれぞれ配置され、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する複数個の比較部を備えるメモリモジュール。書込みしたテストデータを再び読出すことによって、実装テストに適し、テスト時間を短縮させうる。
【選択図】 図４

Description

本発明は、メモリモジュールに係り、特に、同じバンクにある２つ以上のメモリセルを同時にテストできるメモリ構造を有するメモリモジュールに関する。

図１は、従来の半導体メモリ素子の並列テスト装置を説明する図面である。並列テスト装置については、特許文献１に開示されている。

従来の半導体メモリ素子の並列テスト装置１００は、メモリバンク１０、アンプブロック２０、グロ−バル入出力ライン（ＧＩＯ：Ｇｌｏｂａｌ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ ｌｉｎｅ）、比較部３０及び出力バッファ部４０を備える。アンプブロック２０は、メモリバンク１０の各メモリセルから受信されたデータを増幅する。

増幅されたデータは、ＧＩＯを通じて比較部３０に印加され、比較部３０は、データを比較してその結果を出力する。比較部３０は、排他的論理和演算手段（ｅＸｃｌｕｓｉｖｅ ＯＲ ｇａｔｅ：ＸＯＲ）（図示せず）を備え、排他的論理和演算手段は、カラムラインＣＤ０〜ＣＤ３によって選択された４ビットずつのデータをそれぞれ受信して比較する。

データがいずれも同じであれば、排他的論理和演算手段は論理“０”を出力し、一つのデータでも残りの３個のデータと異なれば、排他的論理和演算手段は論理“１”を出力する。

比較部３０から出力された排他的論理和演算手段の出力は、出力バッファ部４０を通じて外部のテスト装置（図示せず）に印加され、テスト装置は、メモリセルが不良であるか正常であるか判断する。

従来の並列テスト装置１００は、メモリ装置（例えば、メモリチップ）の一つのメモリバンク１０を並列テストする。メモリの記憶容量が増加するほど、メモリバンク１０及び出力バッファ部４０の数も増加する。

また、メモリの記憶容量の増加と共に、出力バッファ部４０によって保存されるデータ及び出力されるデータの数も増加する。したがって、出力バッファ部４０によって保存されるデータ及び出力されるデータの数が増加すると、ピン数が増加しテストシステムでのデータ分析を複雑にする。

また、従来の並列テスト装置１００は、メモリセルが欠陥チップであるか正常チップであるかを判断するだけであり、メモリバンク１０から出力されるいかなるデータビットも出力しないため、テストデータを外部で分析することができなかった。また、メモリモジュールは、複数個のメモリ装置（例えば、複数個のメモリチップ）より構成される。したがって、メモリモジュールの複数個のメモリチップを効率的にテストする効率的な手法が必要である。
特開２００２−３５０４９８号公報

本発明が解決しようとする技術的課題は、同じバンクの二つ以上のメモリセルを同時にテストできる構造を有するメモリモジュールを提供することである。

前記課題を解決するための本発明の好適な実施の形態によるメモリモジュールは、複数個のメモリチップ、及び比較部を備える。

比較部は、前記複数個のメモリチップの各々の内部にそれぞれ配置され、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する。

前記複数個のメモリチップのそれぞれに連結され、テストモード信号を受信する第１モジュールＮＣ（Ｎｏ Ｃｏｎｎｅｃｔｉｏｎ）ピンをさらに備え、前記テストモード信号は、前記複数個の比較部の各々における前記テストデータのテストをイネーブルするための信号である。

前記複数個のメモリチップの各々からそれぞれのテスト結果信号を受信する第２モジュールＮＣピンをさらに備え、前記テスト結果信号は、前記複数個のメモリチップの各々が欠陥チップであるか正常チップであるかを示す。

前記複数個のメモリチップの各々は、前記テスト結果信号の各々が、前記複数個のメモリチップの各々が欠陥チップであることを示せば、動作を停止する。前記複数個の比較部の各々は、前記複数個のメモリチップの各々が欠陥チップでなければ、前記テストデータを発生させ、前記複数個のメモリチップの各々が欠陥チップであれば、欠陥信号を発生させる。

前記複数個の比較部の各々は、Ｘ個のメモリブロックから出力されるＮビットのテストデータを比較し、Ｎ／Ｘビットのテストデータを出力する。前記複数個の比較部の各々は、前記複数個のメモリブロックから出力されるテストデータのパターンを比較する複数個の排他的論理和演算手段を備える。

本発明の好適な他の実施の形態によるメモリモジュールの内部の複数個のメモリチップをテストする方法は、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストする段階及び前記複数個のメモリチップの各々の前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する段階を含む。

他の実施の形態によるメモリチップは、複数個のメモリブロック及び前記複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する比較部を備える。

本発明によるメモリモジュールは、書込みしたテストデータを再び読出することによって、実装テストに適し、テスト時間を短縮させうる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及び図面に記載された内容を参照しなければならない。

以下、添付した図面を参照して、本発明の望ましい実施の形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を表す。

図２は、本発明の好適な実施の形態によるメモリモジュールを説明する図面である。図３Ａは、図２のメモリチップがピン構造である場合を説明する図面である。図３Ｂは、図２のメモリチップがボール構造である場合を説明する図面である。

図２及び図３を参照すれば、本発明の好適な実施の形態によるメモリモジュール２００は、複数個のメモリチップＣＰ１，ＣＰ２〜ＣＰｎ、第１モジュールＮＣピンＭ＿ＮＣ１及び第２モジュールＮＣピンＭ＿ＮＣ２を備える。

第１モジュールＮＣピンＭ＿ＮＣ１は、テストモード信号ＴＭＯＤＥを受信してメモリチップＣＰ１，ＣＰ２〜ＣＰｎのそれぞれの第１ＮＣピンＰ＿ＮＣ１に印加する。第２モジュールＮＣピンＭ＿ＮＣ２は、メモリチップＣＰ１，ＣＰ２〜ＣＰｎのそれぞれの第２ＮＣピンＰ＿ＮＣ２からメモリチップが欠陥チップであるか正常チップであるかを示すテスト結果信号ＴＲＳＴを受信する。

図２のメモリモジュール２００は、活性化されたテストモード信号ＴＭＯＤＥが入力されれば、前述のテスト動作を行い、テストモード信号ＴＭＯＤＥが非活性化されれば、１回に一つのメモリセルがテストされる普通のテスト動作を行う。

テストモード信号ＴＭＯＤＥは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によって発生しうる。すなわち、あらかじめ設定されたＭＲＳが発生すれば、メモリモジュール２００は、前述のテスト動作を行う。

また、テストモード信号ＴＭＯＤＥは、一定の電圧レベルを有する直流電圧でありうる。すなわち、それぞれのメモリチップＣＰ１，ＣＰ２〜ＣＰｎの第１ＮＣピンＰ＿ＮＣ１に５Ｖのハイレベル電圧を印加すれば、メモリモジュール２００のメモリチップＣＰ１，ＣＰ２〜ＣＰｎが前述のテスト動作を行う。そして、第１ＮＣピンＰ＿ＮＣ１に０Ｖのローレベル電圧を印加すれば、メモリチップＣＰ１，ＣＰ２〜ＣＰｎは、普通のテスト動作を行う。

図４は、本発明の好適な実施の形態による図２のメモリチップの内部構造を説明する回路図である。

図４を参照すれば、メモリチップ４００は、第１及び第２メモリブロック４１０，４２０、センスアンプ４３０及び比較部４４０を備える。

図２のメモリモジュール２００には、複数個のメモリチップＣＰ１，ＣＰ２〜ＣＰｎが配置され、いずれも同じ内部構造を有するので、説明の便宜のために、一つのメモリチップの内部構造のみを説明する。メモリチップ４００は、メモリチップＣＰ１，ＣＰ２〜ＣＰｎのうち何れか一つのメモリチップである。

メモリチップ４００の内部メモリは、複数個のバンク（図示せず）に分けられる。一つのバンクは、複数個のメモリブロックを備える。メモリチップは、一般的に、多数のメモリバンク及びメモリブロックを備えるが、図４には、複数個のメモリブロックのうち第１及び第２メモリブロック４１０，４２０のみが説明の便宜のために示される。

メモリブロックは、１回に４ビットのデータを出力するｘ４メモリブロックであるか、１回に８ビットのデータを出力するｘ８メモリブロックであるか、１回に１６ビットのデータを出力するｘ１６メモリブロックであってもよい。

本発明の好適な実施の形態によるメモリチップ４００の内部のメモリブロックは、ｘ４メモリブロックとｘ８メモリブロックまたはｘ１６メモリブロックをいずれも備える。図４に示された第１及び第２メモリブロック４１０，４２０は、説明の便宜のためにｘ８メモリブロックであるとする。

センスアンプ４３０は、第１及び第２メモリブロック４１０，４２０に書込まれたテストデータＴＤ１１〜ＴＤ１８，ＴＤ２１〜ＴＤ２８を増幅して出力する。比較部４４０は、第１メモリブロック４１０のテストデータＴＤ１１〜ＴＤ１８の第１ビットパターンと第２メモリブロック４２０のテストデータＴＤ２１〜ＴＤ２８の第２ビットパターンとを比較して、テスト結果信号ＴＲＳＴを発生させる。そして、比較部４４０は、第１メモリブロック４１０のテストデータＴＤ１１，ＴＤ１２〜ＴＤ１７，ＴＤ１８を出力する。

図９は、図４のメモリチップの動作を説明するフローチャートである。図４及び図９を参照すれば、テストモード信号ＴＭＯＤＥが第１モジュールＮＣピンＭ＿ＮＣ１を通じてメモリチップ４００の第１ＮＣピンＰ＿ＮＣ１に入力されれば（図９のＳ４４２参照）、普通のテスト動作の場合より２倍以上のワードラインが活性化される。第１及び第２メモリブロック４１０，４２０にテストデータが同時にそれぞれ８ビットずつ書込まれる。

そして、第１及び第２メモリブロック４１０，４２０は、対応するデータ入出力ラインを通じてテストデータＴＤ１１〜ＴＤ１８，ＴＤ２１〜ＴＤ２８をセンスアンプ４３０に印加し、センスアンプ４３０は、テストデータＴＤ１１〜ＴＤ１８，ＴＤ２１〜ＴＤ２８をＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）レベルに増幅して出力する。

メモリチップ４００は、Ｎビットのメモリセルをテストし、Ｎ／２ビットのメモリセルに対応するテストデータを出力する。一般的に、メモリチップ４００は、Ｘ個のメモリブロック内部のＮ個のメモリセルから出力されるＮビットのテストデータを同時にテストする。そして、メモリチップ４００は、Ｎ／Ｘビットのテストデータを出力する。

すなわち、図４で、第１及び第２メモリブロック４１０，４２０の１６ビットのメモリセルが同時にテストされるが、第１メモリブロック４１０の８ビットのテストデータのみが出力される。これについては後述する。

比較部４４０は、第１メモリブロック４１０のテストデータＴＤ１１〜ＴＤ１８の第１ビットパターンと対応する第２メモリブロック４２０のテストデータＴＤ２１〜ＴＤ２８の第２ビットパターンとを比較して、テスト結果信号ＴＲＳＴを発生させる複数個の排他的論理和演算手段を備える。

排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８は、第１メモリブロック４１０の任意のテストデータＴＤ１１〜ＴＤ１８と任意のテストデータに対応する第２メモリブロック４２０のテストデータＴＤ２１〜ＴＤ２８とを比較する。排他的論理和演算手段ＸＯＲ２１，ＸＯＲ２２は、排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８の出力を受信する。すなわち、排他的論理和演算手段ＸＯＲ２１は、４個の排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１４の出力を受信し、排他的論理和演算手段ＸＯＲ２２は、４個の排他的論理和演算手段ＸＯＲ１５〜ＸＯＲ１８の出力を受信する。排他的論理和演算手段ＸＯＲ２３は、排他的論理和演算手段ＸＯＲ２１，ＸＯＲ２２の出力を受信してテスト結果信号ＴＲＳＴを発生させる。

一般的に、排他的論理和演算手段は、全ての入力が同じ論理状態を有する場合には、ローレベルまたは“０”の値を出力し、入力が同一でなければ、ハイレベルまたは“１”の値を出力する。したがって、第１メモリブロック４１０のテストデータＴＤ１１〜ＴＤ１８と第２メモリブロック４２０のテストデータＴＲ２１〜ＴＤ２８とが同じであれば、排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８，ＸＯＲ２１，ＸＯＲ２２，ＸＯＲ２３の出力及びテスト結果信号ＴＲＳＴは、ローレベルまたは“０”である（図９のＳ４４８及びＳ４５０参照）。

逆に、第１メモリブロック４１０のテストデータＴＤ１１〜ＴＤ１８と第２メモリブロック４２０のテストデータＴＲ２１〜ＴＤ２８とが同一でなければ、排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８，ＸＯＲ２１，ＸＯＲ２２，ＸＯＲ２３の出力及びテスト結果信号ＴＲＳＴは、ハイレベルまたは“１”である（図９のＳ４４８及びＳ４５２参照）。

テスト結果信号ＴＲＳＴが"１"であれば、テスト結果信号ＴＲＳＴを発生させるメモリチップ４００は、欠陥チップであり、"０"であれば、テスト結果信号ＴＲＳＴを発生させるメモリチップ４００は、正常チップである。

テスト結果信号ＴＲＳＴは、第２ＮＣピンＰ＿ＮＣ２を通じてメモリモジュール２００の第２モジュールＮＣピンＭ＿ＮＣ２に出力される（図９のＳ４５４参照）。

比較部４４０は、第１メモリブロック４１０のテストデータＴＤ１１，ＴＤ１２〜ＴＤ１７，ＴＤ１８も出力する（図９のＳ４５４参照）。従来の並列テスト装置１００は、メモリチップが欠陥チップであるか正常チップであるかを判断するしかなかったが、本発明のメモリモジュール２００は、テストデータをそのまま読出して外部で分析できる。

比較部４４０は、第１メモリブロック４１０から出力されるテストデータＴＤ１１，ＴＤ１２〜ＴＤ１７，ＴＤ１８が排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８に印加される前に第１メモリブロック４１０のテストデータＴＤ１１，ＴＤ１２〜ＴＤ１７，ＴＤ１８を外部の出力ピン（図示せず）を通じて出力する。

メモリチップ４００の内部のＸ個のメモリブロックのＮビットのメモリセルを一度にテストしても、外部にはＮ／Ｘビットのテストデータが出力される。従って、一度にＮ／Ｘビットのメモリセルをテストできるテスト装置（図示せず）を利用して、Ｎビットのメモリセルをテストできる。

さらに説明すれば、２５６ＭＢテスト装置を利用して、本発明の好適な実施の形態による内部構造を有する５１２ＭＢのメモリチップをテストできる。したがって、テスト時間が短縮されうる。

図５は、本発明の好適な他の実施の形態による図２のメモリチップの内部構造を説明する回路図である。

図５の内部構造を有するメモリチップが配置されるメモリモジュール（図示せず）は、第１モジュールＮＣピン（図示せず）を備える。第１モジュールＮＣピンは、図２のメモリモジュール２００の第１モジュールＮＣピンＭ＿ＮＣ１と同じ機能を有する。すなわち、テストモード信号ＴＭＯＤＥを図５の構造を有するメモリチップに印加する。

図５を参照すれば、メモリチップ５００は、第１及び第２メモリブロック５１０，５２０を含む複数個のメモリブロック、センスアンプ５３０及び比較部５４０を備える。図４のメモリチップ４００と同様に、図５のメモリチップ５００は、テストモード信号ＴＭＯＤＥを受信する第１第１モジュールＮＣピンＭ＿ＮＣ１を備える。

図１０は、図５のメモリ装置５００の動作を説明するフローチャートである。図５のセンスアンプ５３０及び排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８は、図９及び１０のＳ４２２、Ｓ４４４、Ｓ４４６、Ｓ４４８段階を行う図４の説明と同様に動作する。

しかし、図５における比較部５４０は、排他的論理和演算手段ＸＯＲ２１〜ＸＯＲ２３の代りに、出力部ＯＵＴ１〜ＯＵＴ８を備える。出力部ＯＵＴ１〜ＯＵＴ２は、第１出力部ＯＵＴ１と同様にそれぞれ具現される。

出力部ＯＵＴ１は、排他的論理和演算手段ＸＯＲ１１の出力にゲートが共通に連結されるＰＭＯＳ（Ｐ-ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰＴＲ及びＮＭＯＳ（Ｎ-ｃｈａｎｎｅｌ ＭＯＳ）トランジスタＮＴＲを備える。

第１排他的論理和演算手段ＸＯＲ１１の出力が“０”であれば、ＰＭＯＳトランジスタＰＴＲがターンオンされて第１メモリブロック５１０から出力される第１テストデータＴＤ１１が出力される。第１排他的論理和演算手段ＸＯＲ１１の出力が“１”であれば、ＮＭＯＳトランジスタＮＴＲがターンオンされて欠陥信号ＦＳが出力される。欠陥信号ＦＳは、メモリチップ５００が欠陥であることを示す所定の電圧レベルにセットされる。

残りの出力部ＯＵＴ２〜ＯＵＴ８でも同じ動作が行われる。したがって、それぞれの排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８の出力が“０”であれば、出力部ＯＵＴ１〜ＯＵＴ８は、第１メモリブロック５１０から出力されるテストデータＴＤ１１〜ＴＤ１８を出力する。

逆に、裏面メモリチップ５００は正常チップであり、欠陥信号ＦＳが出力されれば、メモリチップ５００は欠陥チップである。それぞれの排他的論理和演算手段ＸＯＲ１１〜ＸＯＲ１８の出力が“１”であれば、出力部ＯＵＴ１〜ＯＵＴ８は、欠陥信号ＦＳを出力する。

以上のように、図５及び図１０を参照すれば、第１メモリブロック５１０のテストデータＴＤ１１〜ＴＤ１８が第２メモリブロック５２０のテストデータＴＤ２１〜ＴＤ２８と同じであれば、出力部ＯＵＴ１〜ＯＵＴ８は、第１メモリブロック５１０のテストデータＴＤ１１〜ＴＤ１８を出力する（図１０のＳ５４２）。

第１メモリブロック５１０のテストデータＴＤ１１〜ＴＤ１８が第２メモリブロック５２０のテストデータＴＤ２１〜ＴＤ２８と同一でなければ、少なくとも一つの出力部ＯＵＴ１〜ＯＵＴ８は、欠陥信号ＦＳを出力する（図１０のＳ５４４）。

図４のメモリチップ４００と同様に、メモリチップ５００もＸ個のメモリブロックの内部のＮ個のメモリセルから出力されるＮ個のテストデータを同時に出力し、Ｎ／Ｘのテストデータを出力する。したがって、Ｎ個のメモリセルがＮ／Ｘメモリセルを同時にテストできるテスト装置によってテストされうる。

図６は、本発明の好適な他の実施の形態によるメモリ装置を説明する図面である。

図６を参照すれば、本発明の好適な他の実施の形態によるメモリ装置６００は、複数個のメモリバンクＢＡＮＫ１〜ＢＡＮＫ８を備える。それぞれのメモリバンクは、対応するカラムデコーダ（ＣＤ）、カラムヒューズ（ＣＦ）、ローデコーダ（ＲＤ）、ＲＡＳ（Ｒｏｗ Ａｃｃｅｓｓ Ｓｔｒｏｂｅ）制御部（ＲＣ）を利用してデータを保存または出力する。

図６には、８個のメモリバンクＢＡＮＫ１〜ＢＡＮＫ８のみが示されているが、これに限定されない。また、カラムデコーダ、カラムヒューズ、ローデコーダ、ＲＡＳ制御部の動作によって、データがメモリバンクＢＡＮＫ１〜ＢＡＮＫ８に保存される動作については、当業者であれば理解できるので、その説明を省略する。

図１１は、図６のメモリチップ６００の動作を説明するフローチャートである。メモリチップ６００は、図４の比較部４４０及び図５の比較部５４０と同様に比較部６３０を備える。

したがって、第１メモリブロック６１０に保存されたテストデータＴＤ１１〜ＴＤ１８と第２メモリブロック６２０に保存されたテストデータＴＤ２１〜ＴＤ２８とが同じであるか、または異なるかを比較して、テスト結果信号ＴＲＳＴを発生させる比較部６３０は、図９、１０及び１１のＳ４４２、Ｓ４４４、Ｓ４４６及びＳ４４８の動作を行う。

比較部６３０は、第１メモリブロック６１０に保存されたテストデータＴＤ１１〜ＴＤ１８と第２メモリブロック６２０に保存されたテストデータＴＤ２１〜ＴＤ２８とが同一であれば、第１メモリブロック６１０に保存されたテストデータＴＤ１１〜ＴＤ１８を出力パッドＤＱＰを通じて出力する（図１１のＳ６４２参照）。

第１メモリブロック６１０に保存されたテストデータＴＤ１１〜ＴＤ１８と第２メモリブロック６２０に保存されたテストデータＴＤ２１〜ＴＤ２８とが同一でなければ、メモリチップ６００は欠陥があると決定され、メモリチップ６００の動作は停止する（図１１のＳ６４４参照）。

図８は、比較部６３０、入力ドライバー６５２、入力制御部６５４、出力ドライバー６５６及び出力制御部６５８を備える図６のメモリチップのブロック図である。入力ドライバー、入力制御部、出力ドライバー及び出力制御部は、当業者であれば理解できるであろう。

出力ドライバー６５６は、メモリチップ６００の内部に一般的に存在し、メモリセルに保存されたデータを外部に出力する部分であり、出力制御部６５８は、一般にメモリチップ６００の内部からメモリセルに保存されたデータを外部に出力する動作を制御する部分を意味する。

図６及び図８のメモリチップ６００は、比較部６３０から出力されるテスト結果信号ＴＲＳＴをメモリチップ６００の外部に出力しない。その代わりに、テスト結果信号ＴＲＳＴの論理レベルが第１レベルであれば、すなわち、メモリチップ６００が欠陥のあるメモリチップであれば、半導体メモリチップ６００の動作がターンオフされる。

ここで、メモリチップ６００の動作がターンオフされるということは、メモリチップ６００がデータを出力しないか、入力データを受信しないか、入力命令を受容しないなどの動作を行うことを意味する。メモリチップ６００が、このような動作を行えば、メモリチップ６００のユーザは、メモリ装置６００の内部に不良があることが分かる。

メモリチップ６００は、第１レベルのテスト結果信号ＴＲＳＴが発生すれば、テスト結果信号ＴＲＳＴに応答して、メモリチップ６００の内部の出力ドライバー６５６、出力制御部６５８、入力ドライバー６５３、入力制御部６５４のうち何れか一つの動作をターンオフさせることによって、半導体メモリチップ６００の全体動作をターンオフさせる。

逆に、テスト結果信号ＴＲＳＴがローレベル、すなわち、“０”を有する場合には、第１メモリブロック６１０のテストデータＴＤ１１〜ＴＤ１８は、シフトレジスター６６０に伝送され、データ出力ピンＤＰＱを通じて順次に出力される。

テスト結果信号ＴＲＳＴの論理レベルによって出力ドライバー、出力制御部、入力ドライバー、入力制御部の動作を制御する方法は多様であり、これは、当業者であれば理解できるので、その詳細な説明は省略する。

また、メモリチップ６００の動作がターンオフされるという意味も、前述の意味に限定されず、メモリチップ６００の内部に欠陥がある場合や、メモリチップ６００が正常的に動作せずに外部からこれを認識できる場合をも含みうる。

第１及び第２メモリブロック６１０，６２０は、同じメモリバンクに配置されることもあり、分離されたメモリバンクに配置されることもある。また、比較部６３０は、図５の比較部５３０と同様に配置されうる。この場合、テスト結果信号ＴＲＳＴの代わりに、欠陥信号ＦＳによって入力ドライバー６５２、入力制御部６５４、出力ドライバー６５６及び出力制御部６５８の動作を停止させうる。

図７は、図６のメモリ装置を複数個備えるメモリモジュールを説明する図面である。

図７のメモリモジュール７００は、図２のメモリモジュール２００と類似しているが、第２モジュールＮＣピンＭ＿ＮＣ２を備えない。第２モジュールＮＣピンＭ＿ＮＣ２は、メモリモジュール２００の内部のメモリチップＣＰ１〜ＣＰｎから出力されるテスト結果信号ＴＲＳＴをモジュール２００の外部に出力するピンである。

しかし、図７のメモリモジュール７００に配置されるメモリ装置ＣＰ１〜ＣＰｎは、それぞれ図６のメモリ装置６００と同じ構造を有するので、テスト結果信号ＴＲＳＴを外部に出力しない。したがって、テスト結果信号ＴＲＳＴをメモリモジュール７００の外部に出力する別途のピンが必要ない。

メモリモジュール７００のメモリ装置ＣＰ１〜ＣＰｎは、第１モジュールＮＣピンＭ＿ＮＣ１を通じて入力されるテストモード信号ＴＭＯＤＥに応答してテストモードが決定される。テストモードで、前述した第１メモリブロック６１０と第２メモリブロック６２０とを同時にテストする動作が行われる。

ここで、テストモード信号ＴＭＯＤＥは、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によって発生するか、または一定の電圧レベルを有する直流電圧によって発生しうる。以上、図面及び明細書で最良の実施の形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施の形態が可能であることが分かるだろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。

本発明は、半導体メモリ装置の設計分野で利用され、特に、メモリ装置のテスト分野に利用されうる。

従来の半導体メモリ素子の並列テスト装置を説明する図面である。 本発明の好適な実施の形態によるメモリモジュールを説明する図面である。 図２のメモリチップがピン構造である場合を説明する図面である。 図２のメモリチップがボール構造である場合を説明する図面である。 本発明の好適な実施の形態による図２のメモリモジュール内部のメモリチップの内部構造を説明する回路図である。 本発明の好適な他の実施の形態による図２のメモリモジュール内部のメモリチップの内部構造を説明する回路図である。 本発明の好適な実施の形態で欠陥である場合、動作を停止するメモリチップを説明する図面である。 図６のメモリ装置を複数個備えるメモリモジュールを説明する図面である。 本発明の好適な実施の形態で欠陥である場合、動作を停止するメモリチップを説明する図面である。 図４のメモリチップの動作を説明するフローチャートである。 図５のメモリチップの動作を説明するフローチャートである。 図６及び図８のメモリチップの動作を説明するフローチャートである。

符号の説明

４００ メモリチップ
４１０ 第１メモリブロック
４２０ 第２メモリブロック
４３０ センスアンプ
４４０ 比較部
ＴＤ１１〜ＴＤ１８，ＴＤ２１〜ＴＤ２８ テストデータ
ＴＲＳＴ テスト結果信号
ＸＯＲ１１〜ＸＯＲ１８，ＸＯＲ２１〜ＸＯＲ２３ 排他的論理和演算手段

Claims (20)

1. 複数個のメモリチップと、
   前記複数個のメモリチップの内部にそれぞれ配置され、前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する複数個の比較部と、を備えることを特徴とするメモリモジュール。
2. 前記複数個のメモリチップのそれぞれに連結され、テストモード信号を受信する第１モジュールＮＣピンをさらに備え、
   前記テストモード信号は、前記複数個の比較部における前記テストデータのテストをイネーブルするための信号であることを特徴とする請求項１に記載のメモリモジュール。
3. 前記複数個のメモリチップのそれぞれからテスト結果信号を受信する第２モジュールＮＣピンをさらに備え、
   前記テスト結果信号は、前記複数個のメモリチップの各々が欠陥チップであるか正常チップであるかを示すことを特徴とする請求項１に記載のメモリモジュール。
4. 前記複数個のメモリチップの各々は、
   前記複数個のテスト結果信号の各々が、前記複数個のメモリチップの各々が欠陥チップであることを示すときに動作を停止することを特徴とする請求項３に記載のメモリモジュール。
5. 前記複数個の比較部の各々は、
   前記複数個のメモリチップの各々が欠陥チップでなければ、前記テストデータを発生させ、前記複数個のメモリチップの各々が欠陥チップであれば、欠陥信号を発生させることを特徴とする請求項１に記載のメモリモジュール。
6. 前記複数個の比較部の各々は、
   Ｘ個のメモリブロックから出力されるＮビットのテストデータを比較し、Ｎ／Ｘビットのテストデータを出力することを特徴とする請求項１に記載のメモリモジュール。
7. 前記複数個の比較部の各々は、
   前記複数個のメモリブロックから出力されるテストデータのパターンを比較する複数個の排他的論理和演算手段を備えることを特徴とする請求項１に記載のメモリモジュール。
8. メモリモジュールの内部の複数個のメモリチップをテストする方法において、
   前記複数個のメモリチップの各々の内部の複数個のメモリブロックから出力される複数ビットのテストデータをテストする段階と、
   前記複数個のメモリチップの各々の前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する段階と、を含むことを特徴とするテスト方法。
9. 前記複数個のメモリチップのそれぞれに連結され、メモリモジュールの第１モジュールＮＣピンに受信されるテストモード信号をそれぞれのメモリチップに連結する段階と、
   前記複数個のメモリチップの各々から出力されるそれぞれのテスト結果信号を前記メモリモジュールの第２モジュールＮＣピンに連結する段階と、をさらに含むことを特徴とする請求項８に記載のテスト方法。
10. 前記複数個のメモリチップの各々は、
    前記複数個のメモリチップの各々が欠陥チップであれば、動作を停止する段階をさらに含むことを特徴とする請求項８に記載のテスト方法。
11. 前記複数個の比較部の各々は、
    前記複数個のメモリチップの各々が欠陥チップでなければ、前記テストデータを発生させる段階と、
    前記複数個のメモリチップの各々が欠陥チップであれば、欠陥信号を発生させる段階と、を含むことを特徴とする請求項８に記載のテスト方法。
12. Ｘ個のメモリブロックから出力されるＮビットのテストデータを比較する段階と、
    前記複数個のメモリチップの各々からＮ／Ｘビットのテストデータを出力する段階と、をさらに含むことを特徴とする請求項８に記載のテスト方法。
13. 前記複数個のメモリブロックから出力されるテストデータのパターンを比較する段階をさらに含むことを特徴とする請求項８に記載のテスト方法。
14. 複数個のメモリブロックと、
    前記複数個のメモリブロックから出力される複数ビットのテストデータをテストし、前記複数個のメモリブロックのうち何れか一つから出力されるテストデータを出力する比較部と、を備えることを特徴とするメモリチップ。
15. 前記テストデータを増幅して出力するセンスアンプをさらに備えることを特徴とする請求項１４に記載のメモリチップ。
16. 前記テストデータのテストをイネーブルするテストモード信号を受信する第１ＮＣピンと、
    前記複数個のメモリチップの各々が欠陥チップであるか正常チップであるかを示すテスト結果信号を出力する第２ＮＣピンと、をさらに備えることを特徴とする請求項１４に記載のメモリチップ。
17. 前記メモリチップは、
    前記メモリチップが欠陥チップであることを示せば、動作を停止することを特徴とする請求項１４に記載のメモリチップ。
18. 前記比較部は、
    前記メモリチップが欠陥チップでなければ、前記テストデータを発生させ、前記メモリチップが欠陥チップであれば、欠陥信号を発生させることを特徴とする請求項１４に記載のメモリチップ。
19. 前記比較部は、
    Ｘ個のメモリブロックから出力されるＮビットのテストデータを比較し、Ｎ／Ｘビットのテストデータを出力することを特徴とする請求項１４に記載のメモリチップ。
20. 前記比較部は、
    前記メモリブロックから出力されるテストデータのパターンを比較する複数個の排他的論理和演算手段を備えることを特徴とする請求項１４に記載のメモリチップ。

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