JPH04211160A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】この発明は半導体記憶装置に関す
るもので、特にその動作をテストするテスト時間を短縮
することができる半導体記憶装置に関するものである。 ［０００２］

【従来の技術】図５は一般的なＣＭＯ８型スタテスタテ
ィックランダムアクセスメモリ構成を示すブロック図で
ある。図５を参照して、ＣＭＯ３型スタテスタティック
ランダムアクセスメモリＳＲＡＭと略す）は、メモリセ
ルを行、列方向に２次元的に配置したメモリセルアレイ
１と、メモリセルアレイ１内のセルを行方向に選択する
Ｘデコーダ３１と、メモリセルアレイ１内のセルを列方
向に選択する信号をマルチプレクサ３に送るＸデコーダ
３２とを含む。マルチプレクサ３を通して伝送されたメ
モリセルのデータはセンスアンプ４によって感知され、
増幅される。センスアンプ４により増幅されたデータは
ＳＲＡＭ３０の外部へ出力バッファ回路１０を介して伝
達される。マルチプレクサ３にはまた書込データをメモ
リセルへ伝達する書込回路１２が設けられている。書込
回路１２へは、データ人力バッファ１５からデータが伝
送される。出力バッファ回路１０およびデータ人力バッ
ファ１５は共にデータ入出力ピン１６に接続され、この
ピン１６を介してチップ外部とデータのやりとりが行な
われる。 ［０００３］Ｘデコーダ３１およびＸデコーダ３２の入
力信号はそれぞれＸアドレスバッファ４３およびＸアド
レスバッファ４４によって作られる。Ｘアドレスバッフ
ァ４３およびＸアドレスバッファ４４へのデータはＸア
ドレス入力ピン４５およびＹアドレス入力ピン４６によ
って入力される。ＳＲＡＭ３０には、さらにＳＲＡＭ３
０のチップ動作状態を選択／非選択のいずれかに切換え
る信号を入力するチップセレクト入力ピン１７と、チッ
プの読出／書込状態を制御する信号が入力される読出／
書込制御入力ピン１８と、チップセレクト入力信号と読
出／書込制御入力信号を受けて、チップ内部を制御する
ための読出／書込制御回路１９が設けられている。 ［０００４］図５においては、同時に４つのデータを処
理する４ビツト構成のＳＲＡＭ３０が示されている。そ
のためメモリセルアレイ１は４つのサブアレイに分割さ
れており、それぞれにｌ１０１、ｌ１０２、ｌ１０３、
ｌ１０４と名付けられている。センスアンプ４、書込回
路１２、出力バッファ１０、データ人力バッファ１５お
よびデータ出力ピン１６はそれぞれ４組設けられており
、それぞれが上記４つのサブアレイに対応している。 ［０００５１次に従来のＳＲＡＭ３０の動作について説
明する。Ｘアドレス入力信号がＸアドレス入力ピン４５
を介してＸアドレスバッファ４３に入力され、その出力
信号がＸデコーダ３１によってデコードされ、メモリセ
ルアレイ１の中の１本の行が選択される。同様にＹアド
レス入力信号がＹアドレス入力ピン４６を介してＸアド
レスバッファ４４に入力される。その出力信号がＸデコ
ーダ３２によってデコードされ、各サブアレイ中の１本
の列がマルチプレクサ３によって選択される。 ［０００６］チップセレクト入入力対がチップセレクト
入力ピン１７を介して入力され、チップが選択モードに
されると、ＳＲＡＭ３０への読出／書込動作が可能とな
る。読出／書込制御入力ピン１８を介して信号が入力さ
れ、読出モードが選択されると、読出／書込制御回路１
９によってセンスアンプ４、データ入出力バッファ１０
が活性化される。書込回路１２、データ人力バッファ１
５が非活性化される。Ｘデコーダ３１によって選択され
た打上のメモリセルのうち、Ｘデコーダ３２によって選
択された列上のメモリセルのデータがマルチプレクサ３
を通してセンスアンプ４に伝達され、そのデータがセン
スアンプ４によって増幅される。そのデータが出力バッ
ファ１０に伝えられ、出力バッファ１０によってＳＲＡ
Ｍ３０のデータ入出力ピン１６に出力される。 ［０００７］　これとは逆に読出／書込制御入力ピン１
８を介して書込モード信号が入力されると、読出／書込
回路１９によってセンスアンプ４、データ入出力バッフ
ァ１０が非活性化される。書込回路１２およびデータ人
力バッファ１５が活性化される。読出モードと同様に、
選択されたメモリセルにデータ入出力ピン１６のデータ
がデータ人力バッファ１５および書込回路１２を通して
伝達され、メモリセルにデータが書込まれる。 ［０００８］チツプセレクト入力ピン１７に非選択モー
ド信号が入力されると、読出／書込制御入力ピン１８の
状態にかかわらず、センスアンプ４、書込回路１２、デ
ータ出力バッファ１０およびデータ人力バッファ１５が
すべて非活性化される。そのため、読出、書込の両動作
とも禁止される。 ［０００９１次にメモリセルまわりの回路構成について
詳しく説明する。図６は典型的なＳＲＡＭの１つのサブ
アレイ中の回路構成を示した図であり、図５の■で表わ
した部分に対応する。複数の入力を持つＡＮＤゲートが
複数個配置されることによってＸデコーダ３１が構成さ
れている。マルチプレクサ３は複数個のＮチャネルＭＯ
８ＦＥＴを含む。メモリセル２０はＸデコーダ３１の出
力信号線、すなわち行選択線（ワード線）２２と、ビッ
ト線対２１に接続されている。メモリセルアレイ１の中
には、ビット線２１の電位を所定の電位にクランプする
ビット線クランプ回路（ビット線負荷）２３が設けられ
ている。 ［００１０］Ｘアドレス入力信号が最終的にＸデコーダ
３１によりデコードされ、多数あるワード線２２のうち
１本が選択され、メモリセル２０がビット線２１に接続
される。Ｙアドレス入力信号が最終的にＹデコーダ３２
によりデコードされ、マルチプレクサ３により、ビット
線対２１の内の１対がセンスアンプ４および書込回路１
２と接続される。その結果、Ｘアドレス入力信号および
Ｙアドレス入力信号により指定された１つのメモリセル
２０のデータの読出またはデータの書込が行なわれる。 ［００１１１図５および図６に示したようなＳＲＡＭ３
０に対して良品／不良品を判断するためにテストが必要
になる。このテストを行なうとき、図に示したＳＲＡＭ
は４つのデータ入出力ピン１６を有するため、同時に４
ビツトのメモリセルのテストを行なうことができる。 ［００１２］　このようなＳＲＡＭの動作等の詳細につ
いてはたとえば米国特許第４，５４２，４８６号、第４
゜１６１．０４０号に記載されている。 ［００１３］成る１つのテスト方法によれば、この４ビ
ツトのメモリセルに４つの同一データが書込まれ、その
同一のデータを読出してテストが行なわれる。このとき
４つの同時にテストされるメモリセルのデータは等しい
ので、読出動作によりチップのデータ入出力ピン１６に
現われたデータを個別にチエツクしなくても、４つのセ
ンスアンプ４の出力として同一のデータが読出されたか
どうかをチエツクすることによりテストすることができ
る。このようなテスト方法はたとえば、米国特許４，４
６４．７５０．４，６５４，８４９、特公昭５７−１７
９９９７号公報および特公昭６１−５１７００号公報等
に記載されている。 ［００１４］図７はＳＲＡＭが大容量になった時に、メ
モリセルアレイ１が複数のブロックに分割された場合の
状態を示す図である。図中（１）が図５に示したメモリ
セルアレイ１に対応するものであり、　（２）に示した
ものがこれを２分割にした場合の例を示すものである。 メモリ容量（メモリセルの数）が（１）の場合と（２）
の場合で同じなので、ワード線２２の長さが１／２にな
る。通常ワード線２２は抵抗体で形成されているので、
ワード線２２の抵抗は１／２になる。また１本のワード
線２２上のメモリセル２０の数が１／２になるので、ワ
ード線２２が駆動する容量が１／２となる。その結果、
メモリセル２０の書込、読出に対する遅延時間を示すＣ
Ｒ（抵抗・容量積）が１／４となり、メモリセル２０の
選択速度が速くなり、高速化に有利となる。またＳＲＡ
Ｍのメモリセル２０は、選択されたとき（ワード線２２
の電位がＨになったとき）に多量の電流を消費する。図
７の（２）に示すように、メモリセルアレイ１を分割す
ることにより、１度に選択するメモリセル２０の数を１
／２とすることができる。その結果、メモリセルアレイ
１の消費電力が低減される。したがって、メモリセルア
レイ１が多ブロックに分割されても、１つのブロック内
の１本のワード線しか選択されないのが一般的である。 ［００１５１図８は上に述べた、メモリセルアレイのブ
ロック１が２つ以上台まれたＳＲＡＭの出力信号を取扱
う部分を示したブロック図である。図８においては、簡
単のため、データ人力バッファ１５、書込回路１２、Ｘ
アドレスバッファ４３、Ｘアドレスバッファ４４および
Ｙデコーダ３２などは省略されている。 ［００１６］通常このようにメモリセルアレイ１が複数
のブロックに分割された場合においては、メモリセルア
レイ１のテストもブロックごとに順次行なわれる。これ
は先に述べたように、消費電流を低減するために、使用
されていないメモリセルブロックは非選択状態になるか
らである。すなわち、テストが行なわれていないメモリ
セルブロックは通常待機状態にある。この内容を次に具
体的に説明する。 ［００１７１図８を参照して、メモリセルアレイ１はメ
モリセルアレイブロックＡとメモリセルアレイブロック
Ｂ等に分割されている。また各メモリセルアレイブロッ
クＡ、　Ｂに接続されたセンスアンプ４ａ、４ｂは、そ
れぞれトランスファゲート４１ａ、４１ｂを介してデー
タ出力線に接続され、各々のデータ出力線は出力バッフ
ァ回路１０を介してデータ入出力ピン１６に接続されて
いる。データ出力線はデータチエツク回路５に接続され
、データチエツク回路５からの出力はチエツクデータ出
力ピン２４を介してチップ外部に出力される。 ［００１８］メモリセルアレイブロツクＡがテストされ
ている場合について説明する。このときブロックセレク
タＢＳ１によりブロックＡのセンスアンプ４ａがトラン
スファゲート４１ａを介して出力バッファ１０およびデ
ータチエツク回路５に接続される。ブロックＡのテスト
が終了した後に、ブロックセレクタＢＳ１によりブロッ
クＡのセンスアンプ４ａは切離される。そしてこれに代
わってブロックＢのセンスアンプ４ｂがトランスファゲ
ート４１ｂを介してデータチエツク回路５および出力バ
ッファ１０に接続される。 ［００１９］　このようなＳＲＡＭの多ブロツク分割に
ついてはたとえば、ＩＥＥＥ　　Ｊｏｕｒｎａｌ　　ｏ
ｆ　　５ｏ１ｉｄ−ｓｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ、
Ｖｏｌ、５Ｃ−２２，Ｎｏ、５　；０ｃｔｏｂｅｒ、１
９８７　”Ａ３４−ｎｓ　　ＩＭｂｉｔ　　ＣＭＯ８Ｓ
ＲＡＭ　　Ｕｓｉｎｇ　　Ｔｒｉｐｌｅ　　Ｐｏ１ｙｓ
ｉｌｉｃｏｎ”Ｉこ記載されている。

【００２０】なおブロックセレクタ信号ＢＳＩ、ＢＳ２
は図示のないテストモード選択回路から出力される。 ［００２１］次に図９を参照して具体的なテストの方法
について説明する。図９はテストデバイスをＬＳＩメモ
リテスタ３５によってテストする状態を模式的に示した
図である。図９を参照して、ＬＳＩメモリテスタ３５は
所定の入力信号をテストデバイスに出力する入力信号出
力部３６と、テストデバイスからの出力信号を入力信号
と比較してテストデバイスの良否を判定する出力信号判
定部３７とを含む。ＬＳＩメモリテスタ３５からテスト
デバイスに入力信号（アドレス信号、コントロール信号
を含む）が入力される。テストデバイスが出力されると
思われる期待値と、本当のテストデバイスの出力信号と
が比較され、テストデバイスが正常に機能しているかど
うかが判定される。図８のＳＲＡＭ３０がテストデバイ
スとされたときには、次のようにして判定が行なわれる
。データチエツク回路５は排他的論理和回路である。 各センスアンプ４ａ、４ｂからの出力データは本来一致
するはずであるから、これらのデータのすべてが一致し
ない場合にのみデータチエツク回路５はＳＲＡＭが不良
であると判断し、チエツクデータ出力ピン２４にＦＡＩ
Ｌ信号としてＬが出力される。 ［００２２］

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されていた。複数のメモリセルアレ
イブロックに対してデータチエツク回路５は１つしか設
けられていなかった。しかって、複数のメモリセルアレ
イのブロックについてその良品／不良品を判断するには
、メモリセルアレイのブロックごとにシーケンシャルに
テストをする必要があった。この状態を図１０を参照し
て説明する。すなわち、１つのメモリセルアレイのブロ
ックのチエツク時間がＴｏ　とすると、たとえばメモリ
セルアレイが１６のブロックに分かれていた場合は、図
に示すようにテスト時間としてＴ＝　１６　Ｘ　Ｔｏだ
けかかる。すなわち、大容量のメモリはどメモリセルア
レイ１のブロック数が多いため、テスト時間が増大し、
製造コストが増大するという問題点があった。 ［００２３］　この発明は上記のような問題点を解消す
るためになされたもので、大容量の半導体記憶装置にお
いて、その良品／不良品のテストにかかる時間を短縮す
ることができる半導体記憶装置を提供することを目的と
する。 ［００２４］

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、各々がメモリセルのアレイを含む複数のブ
ロックと、各複数のブロックの各々に設けられ、各ブロ
ック内のメモリセルに書込まれたデータが正常に読出さ
れるか否がかを判定するためのメモリセル動作判定手段
と、少なくとも２つ以上の前記メモリセル動作判定手段
を同時に作動させる同時判定手段とを含む。 ［００２５］

【作用】メモリセル判定手段が複数のメモリセルアレイ
のブロックの各々に設けられ、少なくとも複数のメモリ
セルアレイブロックの動作が同時に判定される。 ［００２６］

【発明の実施例】以下、この発明の一実施例を図を参照
して説明する。図１はこの発明の一実施例を示す半導体
記憶装置の要部を示すブロック図である。図１は従来の
技術で述べた図８に対応する。図８と同一または対応す
る部分については同一符号を付してその説明は省略する
。図１を参照してこの発明にかかる半導体記憶装置は、
複数のメモリセルアレイブロックＡ、Ｂの各々のセンス
アンプに接続されたデータチエツク回路５と、データチ
エツク回路５の出力と所定のデータチエツクを行なうこ
とを示す信号ＢＳＢＩバー、Ｂ５Ｂ２バー（図中ではＢ
ＳＢＩ、Ｂ５Ｂ２の上に線を引いたもので表わす）の入
力に応答して対応するメモリセルアレイブロックＡ、　
Ｂが良品または不良品であることを示す信号ＦＡＩＬを
出力するチエツクデータコントロール回路６とを含む。 この発明にかかる半導体記憶装置においては、それぞれ
のメモリセルアレイブロックごとに設けられたチエツク
データ出力信号を入力し、その信号に応じてＳＲＡＭ３
０全体としての製品の良品／不良品を示す信号を出力す
る論理和回路２７とを含む。 ［００２７］論理和回路２７は、電源電位Ｖｃｃに接続
された抵抗７と、抵抗７と接地電位に接続され、各々の
メモリセルアレイブロックＡ、Ｂのチエツクデータコン
トロール回路６からの信号に応答して動作するＭＯ３Ｆ
ＥＴ８ａ、８ｂとを含む。論理和回路２７からの出力は
バッファ回路１１を介してチエツクデータ出力ピン２４
から外部へ出力される。 ［００２８１次に図１に示したＳＲＡＭの動作について
説明する。図１に示したＳＲＡＭ３０においても、通常
の読出／書込等を行なう通常動作モードと、データチエ
ツク回路５を使用するテストモードとが設けられる。テ
ストモードにおいては、データチエツク回路５を使用し
てデータのチエツクが行なわれる。図１で示したように
メモリセルアレイブロックＡ、Ｂごとにデータチエツク
回路５を設ければ、複数のブロックが同時にチエツクさ
れ得る。全体でたとえばブロックが１６ある場合に、従
来方式では図１０に示したように１６のブロックをシー
ケンシャルにテストすることが必要であるが、２ブロツ
クずつ同時に活性化してテストすれば、見かけ上８回の
シーケンシャルテストをすればよいことになる。その結
果、テスト時間は図３に示すように従来の場合の１／２
に短縮され得る。また、４ブロック内時にテストすれば
、４回のシーケンシャルとなりテスト時間は４分の１に
なる。 ［００２９］テストモードにおいては、図示のないテス
トモード選択回路から対応するメモリセルアレイブロッ
クＡ、Ｈのチエツクを行なうことを示す信号Ｂ５Ａｌ、
Ｂ５Ａ２等の信号が非選択状態にされ、トランスファゲ
ート４１ａ、４１ｂがＯＦＦされる。同時に図示のない
テストモード選択回路から対応するブロックを活性化す
るための信号ＢＳＢＩバー、Ｂ５Ｂ２バーとが出力され
る。この信号Ｂ５Ｂ１バー、Ｂ５Ｂ２バーが“Ｌ″（活
性化）されることにより、当該メモリセルアレイブロッ
クＡ、Ｂが選択される。チエツクデータコントロール回
路６からのチエツク結果の出力が論理和回路２７に伝送
され、バッファ回路１１を介してチエツク結果がチエツ
クデータ出力ピン２４から出力される。 ［００３０１次に具体的なチエツク内容について説明す
る。たとえば今メモリセルアレイブロックＡがチエツク
されるとする。まずトランスファゲート４１ａが非選択
され、信号Ｂ５Ｂ１バーが“ＬＩ＋として出力される。 データ入出力ピン１６、データ人力バッファ１５および
書込回路１２を介してメモリセルアレイブロックＡに同
一のデータが予め書込まれている。データチエツク回路
５はＥＸＮＯＲ回路で構成されており、それぞれのメモ
リセルからの出力データが同一であるときのみ“Ｈ１＋
の信号を出力する。したがって、メモリセルアレイブロ
ックＡが正常な場合には、同一のデータが出力されるた
めデータチエツク回路５の出力信号は“Ｈ１＋になる。 信号Ｂ５Ｂ１バーとデータチエツク回路５からの出力信
号がチエツクデータコントロール回路６に入力される。 チエツクデータコントロール回路６はＮＯＲ回路で構成
されている。メモリセルアレイブロックＡが正常な場合
には、ＢＳＢＩバーからの信号がＬｌ＋でチエツクデー
タコントロール回路６への入力信号は“Ｈ”′であるた
め、チエツクデータコントロール回路６からの出力信号
ＦＡＩＬ１はｌｌ　Ｌ　ｌｌになる。この信号がＭＯ３
ＦＥＴ８ａをＯＦＦするため、ノードＮａの電位は“Ｈ
１＋となる。その結果、チエツクデータ出力ピン２４か
ら信号“Ｌ′′が出力される。 ［００３１１複数のブロックＡ、Ｂがチエツクされる時
は次のように行なわれる。論理和回路２７には、複数の
メモリセルアレイブロックＡ、Ｂからのチエツクデータ
が入力され、同時にチエツクされるメモリセルアレイブ
ロックＡ、　Ｂが正常な場合は、それぞれのノードＮａ
、Ｎｂの電位はすべて“Ｈ′”となる。その結果、チエ
ツクデータ出力ピン２４からの信号は“Ｌ”′となり、
そのデータがチエツクデータ出力ピン２４を介して外部
へ出力される。その結果、チエツクされたメモリセルア
レイブロックＡ、Ｂは正常であると判断される。 ［００３２］　これに対し、たとえばメモリセルアレイ
ブロックＡが不良品の場合は次のようになる。すなわち
、データチエツク回路５の出力信号はメモリセルアレイ
ブロックＡ内のメモリセル２０が１つでも不良であれば
、“Ｌｌ＋の信号が出力される。その結果、チエツクデ
ータコントロール回路６からの出力信号は“Ｈ１＋にな
り、ＭＯ８ＦＥＴ８はＯＮする。その結果、チエツクデ
ータ出力ピン２４からの信号が“ＨＩ＋となり、チエツ
クされたメモリセルアレイブロックＡは不良とされる。 ［００３３］なおここでチエツクされる複数のメモリセ
ルアレイブロックＡ、Ｂの信号を同時に判断する回路と
して論理和回路２７を用いた。この回路は複数の出力信
号を同時に判断できればよいのであるため、特に論理和
回路に限定する必要はなく、たとえば次のようにしても
よい。 ［００３４］すなわち、各ブロックのチエツクデータコ
ントロール回路６の出力信号をそのままチップ外部に出
力するとか、部分的にチエツクデータコントロール回路
の出力の論理和をとり、それをチップ外部へ出力すると
か、図２に示すように、チップ外部へチエツクデータコ
ントロール回路６の出力を出してもよい。 ［００３５］次に図２に示す内容について説明する。図
２は、図１の点線で囲んだ部分を示し、各ブロック毎に
設けられたチエツクデータコントロール回路６以降の部
分を示す模式図である。ｎ個あるデータコントロール回
路６の出力の１つがコントロール信号により選択され、
その信号が外部へ出力される。 ［００３６］さらに本実施例ではデータチエツク回路５
がＥＸＮＯＲ回路で構成され、メモリセルアレイブロッ
クＡ、　Ｂの出力データ同士をチエツクしている。これ
に対し、データチエツク回路５の入力をもう１本増やし
、そこにデータの期待値を入れて、メモリセルアレイブ
ロックＡ、　Ｂの良／不良を判定してもよい。こうすれ
ば、メモリセルアレイブロックＡ、Ｂを構成しているす
べてのメモリセルアレイ２０が不良であるときにも良品
であると判断される問題が生じない。 ［００３７］次に本発明の他の適用例について説明する
。一般に半導体記憶装置はその良品／不良品を判断する
ために、高温、高電圧によるバーインテストが行なわれ
る。一般に半導体記憶装置の故障等の時間依存性は図４
に示すようになる。すなわち、初期使用に発生する初期
不良領域ａ、製造技術レベルに応じて一定の確率で発生
する偶発故障領域ｂ、いわゆる寿命から生じる摩耗故障
領域Ｃに分類できる。これらの領域の中です、　ｃは本
質的な故障であり、信頼性技術の向上が必要である。こ
れに対し、ａの領域の故障は早期発見により除去が可能
である。この領域の故障の発生を意識的に加速させる工
程をエージングという。−殻内に高温雰囲気中で高電圧
を発生して一定時間放置するという加速方法が行なわれ
る。電圧、温度はデバイスにより異なるが、破壊しない
範囲で可能な限り短時間に初期不良を集束できるような
値がテスト電圧、テスト温度として選ばれる。 ［００３８］　このような初期不良はたとえは、ゲート
酸化膜の破壊等によって発生する。なおこのようなバー
インテストに関する詳細については、たとえば“ＶＬＳ
ＩＴＥＣＨＮＯＬＯＧＹ”　Ｓ、Ｍ、Ｓｚｅ　　ＭｃＧ
ｒａｗ−Ｈｉｌｌ）に記載されている。 ［００３９］本願発明にかかる半導体記憶装置であれば
、このようなバーインテストにおいて複数のメモリセル
アレイブロックが同時にテストできるため、その時間を
大幅に短縮することができる。 ［００４０１

【発明の効果】以上のようにこの発明によれば、メモリ
セルアレイが複数のブロックに分割された半導体記憶装
置において、ブロックごとにそのブロックの良品／不良
品を判定するメモリセル判定手段を設け、少なくとも複
数のメモリセルブロックの良／不良が同時に判定される
。従来のように複数のメモリセルブロックがシーケンシ
ャルにテストされる必要がない。その結果、メモリセル
の良／不良の判定が速くできるという効果がある。

【図面の簡単な説明】

【図１】この発明にかかる半導体記憶装置の一実施例と
してのＳＲＡＭのブロック図である。

【図２】この発明にかかる半導体記憶装置の一実施例と
してのＳＲＡＭのブロック図である。

【図３】この発明の詳細な説明するための図である。

【図４】半導体記憶装置の故障の時間依存性を示す図で
ある。

【図５】この発明の背景を示すＳＲＡＭの全体を示すブ
ロック図である。

【図６１　ＳＲＡＭの要部を示す図である。 【図７】メモリセルアレイの分割を説明するための図で
ある。

【図８】従来のＳＲＡＭの要部を示すブロック図である
。

【図９１　ＳＲＡＭのテスト方法を説明するための図で
ある。 【図１０】従来の問題点を説明するための図である。

【符号の説明】

１はメモリセルアレイ、３はマルチプレクサ、４はセン
スアンプ、５はデータチエツク回路、６はチエツクデー
タコントロール回路、７は抵抗、８はＭＯＳＦＥＴ、１
０は出力バッファ回路、１１はバッファ回路、３０はＳ
ＲＡＭ、３１はＸデコーダ、３２はＹデコーダである。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図１０】

【図９】

Claims (1)

【特許請求の範囲】
1. 【請求項１】　各々がメモリセルのアレイを含む複数の
   ブロックと、前記複数のブロックの各々に設けられ、前
   記ブロック内のメモリセルに書込まれたデータが正常に
   読出されるかどうかを判定するためのメモリセル動作判
   定手段と、少なくとも２以上の前記メモリセル動作判定
   手段を同時に作動させる同時判定手段とを含む半導体記
   憶装置。