KR950001133B1

KR950001133B1 - 스태틱형 반도체 기억장치

Info

Publication number: KR950001133B1
Application number: KR1019910024733A
Authority: KR
Inventors: 마사타카 마츠이; 도루 후루야마; 시게유키 하야카와; 기요후미 오치
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이치
Priority date: 1990-12-27
Filing date: 1991-12-27
Publication date: 1995-02-11
Also published as: KR920013478A; JPH04232693A; US5276647A; JPH0756759B2

Abstract

내용없음.

Description

스태틱형 반도체 기억장치

제1도는 본 발명의 제1실시예에 관한 SRAM의 일부를 표시하는 회로도.

제2도는 제1도중의 주워드선을 선택구동하기 위한 회로의 일예를 표시하는 도면.

제3도는 제2도의 회로의 변형예를 표시하는 회로도.

제4도는 제1도중의 비트선 부하제어신호 및 제2도 및 제3도의 내부 테스트 상태 선택신호를 생성하기 위한 회로의 일예를 표시하는 도면.

제5도는 제3도 및 제4도의 스트레스 시험신호를 생성하기 위한 회로의 일예를 표시하는 도면.

제6도는 제1도의 비트선 부하회로의 변형예를 표시하는 회로도.

제7도는 본 발명의 제3실시예에 관한 SRAM의 일부를 표시하는 회로도.

제8도는 본 발명의 제4실시예에 관한 SRAM의 일부를 표시하는 회로도.

제9도는 SRAM에 있어서의 고저항 부하형 메모리셀을 표시하는 회로도.

* 도면의 주요부분에 대한 부호의 설명

M1, M2 : 스태틱형 메모리셀 Q1, Q2 : 메모리셀의 구동용 트랜지스터

R1, R2 : 메모리셀의 고저항부하 Q3, Q4 : 메모리셀의 트랜스퍼게이트

: 주워드 선 SWL1∼SWL4 : 부워드 선

BL,: 비트선 SS,: 공통 비트선

11 : 컬럼 선택회로 12 : 센스앰프

13 : 기록회로 14 : 비트선 부하회로

Dout : 독출 데이타 출력 DIN,: 기록 데이타 입력

WE* : 내부기록신호 CD : 컬럼선택회로

BLL, BLR : 비트선 부하 제어신호 QL1, QL2 : 비트선 부하 트랜지스터

본 발명은 스태틱형 반도체 기억장치에 관한 것으로서, 특히 전압가속에 의한 고장 모드의 스크리닝 시험(소위 번인 시험)을 효율좋게 단시간에 행하기 위한 전압 스트레스 시험회로를 구비한 MOS(절연 게이트형)의 스태틱형 랜덤 엑서스 메모리(이하, SRAM이라고 기한다)에 관한 것이다.

일반적으로, 반도체 디바이스를 제조출하할 경우, 그 신뢰성을 확보하기 위하여 양품의 디바이스를 열화(劣化)시키거나 불량품이 되지 않도록 디바이스의 잠재적인 불량을 노출시키고 결합 디바이스를 제거하는 스크리닝을 행한다. 이 스크리닝의 방법으로서, 전계가속(電界加涑)과 온도가속을 동시에 실현할 수 있는 번인이 다용되고 있다. 이 번인은 전압을 실사용 전압보다 높고 온도를 실사용 온도보다 높게 하여 디바이스를 작동시킴으로서 실사용 조건에서의 초기 고장기간 이상의 스트레스를 단시간에서 디바이스로 경험시켜 버리고 초기동작 불량을 일으킬 우려가 있는 디바이스를 출하전에 미리 선별하여 스크리닝한다. 이것에 의하여 초기 동작 불량을 일으킬 우려가 있는 디바이스를 효율적으로 제거하고 제품의 신뢰성이 증가될 수 있다.

일반적으로 SRAM에 한정되지 않고, 반도체 메모리의 초기 고장의 원인은 대부분이 메모리셀 단체에 기인한다. 이것은 메모리상의 소자수의 거의 전부를 메모리셀이 점유한다는 것과 메모리셀내의 가공이 가장 미세함으로 결함등에 가장 민감하는 것이 당연하다. 특히 메모리셀내의 고장 빈도가 비교적 높은 MOS FET(절연 게이트형 전계효과 트랜지스터)의 게이트 산화막의 장기열화 혹은 메모리셀내의 불순물 확산층의 결함성 리크 전류등을 스크리닝 하기 위하여 전자의 경우에는 게이트 산화막의 양단간에 고전압 스트레스를 건다는 것, 후자의 경우에는 확산층과 반도체 기판과의 사이의 역 바이어스된 Pn 접합의 사이에 고전압스트레스를 거는 것이 필요하다.

여기에서 상기한 바와 같이 번인을 예를 들면 제9도에 표시하는 바와 같은 구성의 스태틱형 메모리셀(SRAM 셀)을 사용한 SRAM에 대하여 실시한 경우를 생각한다. 여기에서, 구동용의 NMOS 트랜지스터(Q1,Q2) 및 부하용의 고저항(R1,R2)은 플립플롭을 구성하고 있고, (Q3,Q4)는 트랜스퍼게이트용의 NMOS 트랜지스터이고, 그 각 일단은 비트선쌍(BL,)에 접속되고 그 각 게이트는 워드선 WL에 접속되어 있다. 이 메모리셀의 트랜스퍼게이트(Q3,Q4)에 전압 스트레스가 걸리는 것은 워드선 WL이 선택되어있는 시간 부분이다. 또, 메모리셀의 기억데이타 유지용의 내부노드(N1,N2)를 구성하는 확산층 및 상기 구동용 트랜지스터(Q1,Q2)의 게이트 산화막 전압 스트레스가 걸리는 것은 상기 내부노드(N1,N2)가 고저항(R1,R2)를 통하여 고전위측 전원전위 Vcc에 접속되어 있으므로, 전시험 시간의 1/2(즉, ＂1＂데이타 또는 ＂0＂데이타 일때 밖에 스트레스가 걸리지 않는다) 그러나, 근년의 SRAM 셀은 대기시 소비전류를 수μA 정도로 내리기 위하여 1T(테러) Ω 정도의 고저항(R1,R2)를 사용하고 있으므로 이와 같은 고저항(R1,R2)를 통하여 상기 내부노드(N1,N2)에 전압 스트레스를 걸었을 때에 조금이라도 리크 전류가 흐르기 시작하면 내부노드(N1,N2)의 전압이 내려가 버리고 충분한 스트레스가 걸리지 않게 되어 버린다고 생각된다. 그러므로, 실제로는 상기 내부노드(N1,N2)에 전압 스트레스가 걸리는 것은 워드선 WL이 선택되어 있는 시간뿐이라고 생각할 필요가 있다.

한편, 종래 SRAM의 번인에 있어서는 어드레스 순으로 스캔하여 워드선을 순서적으로 액세스 하는 방법이 사용되고 있다. 이 경우, SRAM 셀에는 주변회로의 트랜지스터보다 훨씬 적은 빈도로 밖에 전압 스트레스가 되지 않게 된다. 하나의 워드선에는 64개 정도의 셀이 접속되어 있으므로 상기한 바와 같이 하나의 메모리셀에 실제로 스트레스가 걸리는 것은 워드선이 선택되어 있는 시간이라고 생각하면, 예를 들면 100시간의 번인의 사이에 하나의 셀에 스트레스가 걸리는 시간은 100×60×60×(2⁵/2²⁰)×(1/2)이고 약 6초에 불과하다. 이 시간은 트랜스퍼게이트(Q3,Q4)에 대한 스트레스 인가 시간이고, 구동용 트랜지스터에 대하여는 상기 시간의 절반이 되고 실제로는 1메모리 사이클 중의 일부의 시간 밖에 워드선은 선택되지 않는다. 이와 같이 하나의 메모리셀당 스트레스 인가시간은 시험시간의 1/10¹⁰로 되어버리고, 초기 고장의 스크리닝에 필요한 스트레스를 가하려면, 번인 시간이 대단히 길어져 버리고 비효율적이 되어, 메모리의 제조 코스트를 높이게 된다.

상기와 같이 적극적으로 스크리닝의 대상으로 하고자 하는 메모리셀에 적은 빈도로 밖에 전압 스트레스가 인가되지 않는다는 문제점을 해결하고 스크리닝의 효율을 현저하게 향상하기 위하여 본원 발명자의 한사람에 의하여 불량한 스크리닝 때에 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있도록 하고 메모리셀에 대한 스트레스 인가의 효율을 향상할 수 있는 반도체 메모리 장치를 제안하였다(본원 출원인의 출원에 관한 특허원 평 1-169631호).

상기 제안에 관한 반도체 메모리 장치에 있어서는 워드선에 일제히 전압 스트레스를 인가하는 수단의 하나의 구체적 예로서, 불량한 스크리닝 때에 동작 전위를 공급한 상태에서 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선을 선택하도록 워드선 구동용 트랜지스터를 온상태로 제어하고, 외부에서 패드에 부여한 소망의 전압 스트레스를 상기 구동용 트랜지스터를 개재하여 워드선 및 메모리셀에 인가하는 구성등을 표시하고 있다.

그러나 SRAM에 있어서는 셀어레이가 복수의 블록으로 나누어져 있고, 통상 동작시에는 선택된 셀이 속하는 블록만의 비트선쌍에 셀전류가 흐르는 데에 대하여 스크리닝 때에 동작 전원을 공급한 상태에서 모든 워드선을 선택한 경우에는 모든 비트선쌍에 셀전류가 흐르게 된다. 이것에 의하여, 스크리닝때에 총비트선 전류가 통산 동작시의 수십배가 되고, SRAM이 동작 불량으로 빠진다는 염려가 잇다.

또, 상기 제안에 관한 반도체 메모리 장치에 있어서는 워드선에 일제히 전압 스트레스를 인가하는 수단의 타의 구체예로서, 스크리닝 때에 동작 전원을 공급하지 않는 상태에서 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선을 선택하도록 워드선의 타단에 접속한 MOS 트랜시스터를 온상태로 제어하고 패드에 부여한 소망의 전압 스트레스를 상기 MOS 트랜시스터를 개재하여 워드선 및 메모리셀에 인가하는 구성등을 표시하고 있다. 이 경우, 스크리닝시에 워드선 이외의 비트선이나 반도체 기판이나 비트선 부하외로의 전원을 접지전위 Vss로 하면 워드선과 비트선과의 사이 및 워드선과 반도체 기판과의 사이에 전압 스트레스를 인가할 수 있고, 또, 스크리닝시의 총 비트선 전류가 과도하게 흐른다는 문제는 생기지 않는다.

그러나, 이때에 SRAM에 있어서는 메모리셀에 전압 스트레스가 걸리는 것은 트랜스퍼게이트 뿐이고, 구동용 트랜지스터에 대하여는 전압 스트레스가 전혀 걸리지 않게 된다.

상기한 바와 같이 현재 제안중인 반도체 메모리 장치에 있어서는 불량한 스크리닝싱세 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있도록 하기 위한 구체적인 구성예가 표시되어 있으나, 플립플롭 및 트랜스퍼게이트로 형성되는 SRAM 셀의 전압 스트레스 시험에 호적한 구체적인 구성은 표시되어 있지 않다.

본 발명은 상기 사정을 감안한 것이며, SRAM 셀의 전압 스트레스 시험에 있어서 모든 워드선 혹은 통상 동작시에 선택되는 개수 이상의 워드선에 일제히 전압 스트레스를 인가할 경우에 총 비트선 전류를 통상 동작시 보다도 증대시키지 않도록 억제하여 동작 불량에 빠지는 것을 방지할 수 있고, SRAM 셀의 모든 MOS 트랜지스터 및 데이타 기억 유지 노드에 대하여 전압 스트레스를 걸 수 있고, SRAM 특유의 구성을 갖는 메모리셀의 전압 스트레스 시험에 호적하고 스크리닝의 효율을 현저하게 향상시킬 수 가 있는 스태틱형 반도체 기억장치를 제공하는 것을 목적으로 한다.

본 발명의 SRAM은 통상 동작시에는 입력 어드레스에 따라서 1메모리 사이클에 소정의 개수의 워드를 선택하고, 전압 스트레스 시험시에는 모든 워드선 혹은 통상 동작시보다 많은 개수의 워드선을 동시에 선택하도록 제어되는 워드선 구동회로와, 각 컬럼의 비트선쌍에 각각 접속된 MOS 트랜지스터를 갖고 있고 통상 동작시에는 소정의 바이어스 전위를 비트선쌍에 인가하고, 전압 스트레스 시험시에는 비트선쌍의 적어도 한쪽에 바이어스 전위를 인가하지 않도록 제어하고 혹은 통산 동작시보다 낮은 바이어스 전위를 비트선쌍에 인가하도록 제어되는 비트선 부하회로를 구비하는 것을 특징으로 한다.

통상 동작시에는 입력 어드레스에 따라서 1메모리 사이클에 소정의 개수의 워드선을 선택 구동하여 소정의 바이어스 전위를 비트선쌍에 인가함으로 선택된 SRAM 셀에 대한 독출/기록이 가능하다. 불량한 스크리닝에 있어서의 전압 스트레스 시험시에는 동작 전원을 공급하고 비트선쌍의 한쪽에 바이어스 전위를 인가하지 않은 상태 혹은 비트선쌍에 통상 동작시보다 낮은 전위를 인가한 상태에서 모든 워드선 혹은 통상 동작시보다 많은 개수의 워드선을 동시에 선택 구동함으로서 스크리닝의 효율을 현저하게 향상시킬 수가 있다. 또 이때 통상 동작시보다 낮은 바이어스 전위를 비트선쌍에 인가하고 혹은 비트선쌍에 바이어스 전위를 인가하지 않으므로 총비트선 전류를 통상 동작시보다도 증대시키지 않도록 억제하여 동작 불량에 빠지는 것을 방지할 수 있고, SRAM 셀의 모든 MOS 트랜지스터 및 데이타 기억유지 노드에 대하여 전압 스트레스를 걸 수가 있다.

[실시예]

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

제1도는 제1실시예에 관한 SRAM의 일부를 표시하고 있다. 여기에서는 스태틱형 메모리셀 M1.M2...가 m행×n열의 행열 모양으로 배열된 메모리셀 어레이에 있어서의 2행×1컬럼 분을 대표적으로 표시하고 있다. 이 메모리셀 어레이는 행방향으로 복수개의 블록에 분할되어 있고, 2중 워드선 방식이 채용되고 있다. 이 메모리셀 어레이에 있어서,는 주워드선 선택신호에 선택되는 각 행의 주워드선, G1은 제1의 주워드선의 신호와 제1의 블록선택신호(섹션 디코드 신호)과의 논리적 처리(論理績處理)를 행하는 부워드선 선택게이트,은 부워드선 선택게이트 G1의 출력선인 부워드선, G2는 제2의 주워드선/MWL2의 신호와 제1블록선택신호과의 논리적 처리(論理積處理)를 행하는 부워드선 선택게이트, SWL2는 이 부워드선 선택게이트 G2의 출력선인 부워드선, G3는 제1의 주워드선의 신호와 제2의 블록선택신호와의 논리적 처리를 행하는 부워드선 선택게이트, SWL3는 이 부워드선택게이트, G3의 출력선인 부워드선, G4는 제2의 주워드선의 신호와 제2의 블록선택신호와의 논리적을 취하여 부워드선을 구동하는 부워드선 개수는 mx 분할 블록수이다.

상기 메모리셀 M1,M2... 부하용인 2개의 고저항(R1,R2) 및 교차 접속된 구동용인 2개의 NMOS 트랜지스터(Q1,Q2)로 형성되는 플립플롭과 이 플리플롭의 상보적(相補的)인 2개의 기억 데이타 유지노드 N1,N2와 비트선쌍(BL,)과의 접속되고, 게이트에 부워드선 SWL1, SWL2...가 접속되어 있는 트랜스퍼게이트용인 2개의 NMOS 트랜지스터 Q3 및 Q4로 형성한다. 이와같은 메모리셀 M1,M2...는 고저항 부하형 NMOS 메모리셀이라고 칭하여지고 있고, SRAM중에서 셀 사이즈가 비교적 작고, 64K 비트 이상의 메모리 용량을 갖는 SRAM 셀의 주류가 되어 있다.

(11)은 각 컬럼의 비트선쌍(BL,)에 접속되고, 컬럼 디코더(도시하지 않음)에서의 컬럼선택디로 CD에 의하여 선택 제어되는 컬럼 선택회로이고, 각 비트선쌍(BL,)과 공통 비트선쌍(SS,)과의 사이에 접속된 NMOS 트랜지스터쌍(QT1, QT2)의 게이트에 컬럼선택회로 CD가 공급되도록 구성되어 있다. (SS,SS)는 복수의 컬럼의 각 비트선쌍(BL,)에 각각대응하는 컬럼선택회로(11)을 개재하여 공통으로 접속되어 있는 공통 비트선쌍이다. (12)는 상기 공통 비트선쌍(SS,)에 접속되어 있는 차동형(差動型)의 센스앰프회로, Dout는 독출 데이타 출력(13)은 상기 공통 비트선쌍(SS,)에 접속되어 있는 기록회로 WE*는 기록 네이불 신호 입력에 의하여 생성된 내부기록 신호(DIN,)은 상보적인 기록 데이타 입력이다.

(14)는 각 컬럼의 비트선쌍에 접속되어 있는 비트선 부하회로이고, 드레인 소스간의 전원전위 Vcc가 비트선쌍(BL,/BL)과의 사이에 접속된 비트선 부하용인 NMOS 트랜지스터 (QL1,QL2)로 형성한다. 이 트랜지스터(QL1,QL2)는 각 게이트에 제어신호(BLL.BLR)가 부여되고, 각각 낮은 인피던스 상태와 높은 인피던스 상태(혹은 오프상태)로 스위칭 제어되도록 되어 었다.

다음, 상기 제1실시예의 SRAM의 동작에 대하여 설명한다. 통상적인 독출/기록 동작시에는 어드레스 신호와 대응하는 메모리셀이 속하는 주워드선(예를 들면/MWL1)의 선택신호와 어드레스 신호에 대응하는 메모리셀이 속하는 블록을 선택하기 위한 블록 선택신호(예를 들면 /SD1)가 선택상태가 되도록 제어되고, 이들의 신호의 논리적이 부워드선 선택게이트 G1에서 포촉하고, 이 결과 어드레스 신호에 대응하는 메모리셀이 속하는 블록의 메롬리셀에 접속되어 있는 한 개의 부워드선(예를 들면 SWL1)만이 선택되게 된다. 또 상기 비트선부하 트랜지스터(QL1,QL2)는 각각의 제어신호(BLL,BLR)에 의하여 각각 낮은 인피던스 상태로 제어되고, 비트선쌍(BL,)에 각각 소정의 바이어스 전위(통상은 전원전위 Vcc 보다도 트랜지스터(Q1,Q2)의 드래시 홀드 전압 Vth 만큼 낮은 전위)를 인가한다.

이것에 의하여 비트선 부하회로(14)는 비트선 부하 트랜지스터(QL1,QL2)의 등가 인피던스에 의하여 비트선 전위차 △VBL을 설정하는 저항성 부하로서 가능하고, 통상의 독출/기록 동작시에는 기본적으로는 종래의 SRAM과 동일한 동작이 가능케 된다.

즉 독출시에는 내부 기록신호 WE*이 비활성 상태가 됨으로 독출 동작으로 된다. 우선 비트선 부하회로 (14)가 비트선상(BL,)에 각각 소정의 바이어스 전위를 인가한다. 그리고 어드레스 입력신호를 디코드함으로써 한개의 부워드선(예를 들면 SWL1)이 선택되어지고, 일정시간 활성화된 특정한 부워드선 SWL1에 의하여 선택된 메모리셀의 데이타는 비트선쌍(BL,)에 출력된다. 이 경우, 메모리셀에서의 독출 데이타에 의하여 비트선쌍(BL,)중의 한쪽이 풀다운 되고, 비트선쌍(BL,)간에 전위차가 생긴다. 한편 컬럼선택회로 CD에 의하여 컬럼선택회로(11)는 선택제어되고, 일정시간 선택된 특정한 컬럼의 한쌍의 비트선(BL,)에 나타나는 전위차 △VBL(선택된 메모리셀의 데이타는 반영하는 전위차)는 공통 비트선쌍(SS,)을 개재하여 센스앰프회로(12)에 입력하여 증폭되고, 독출 데이타 도트가 출력된다.

또, 기록시에는 내부기록신호 WE*가 활성화 상태로 됨으로 기록 동작으로 된다. 우선 비트선 부하회로(14)가 비트선쌍(BL,)에 각각 소정의 바이어스 전위를 인가한다. 그리고 선택된 특정의 부워드선 및 컬럼선택회로에 의하여 선택되는 메모리셀에 기록회로(13)에 의하여 공통 비트선쌍(SS,)에 전달된 상보적인 기록데이타가 기록된다. 즉, 한쪽의 비트선이 지전위측 전원전위(접지전위) Vss까지 풀다운 되고, 타방의 비트선이 고전위측 전원전위 Vcc까지 풀업된다.

이것에 대하여 예를 들어 웨이퍼 상태에서의 번인에 있어서 전압 스트레스 시헙을 행할때에는 2단계의 조작을 한다. 우선 제1단계에서는 비트선 부하회로(14)의 한쪽의 트랜지스터 QL1을 제어신호 BLL에 의하여 고임피던스 상태로 제어하여 대응하는 한쪽의 비트선 BL에 바이어스 전위를 시키지 않도록 하고, 다른 쪽의 트랜지스터 QL2는 통상 동작시와 동일한 제어신호 BLR에 의하여 저임피던스 상태로 바이어스 전위를 인가시키도록 한다. 그리고 모든 주워드선 및 모든 불록선택신호를 선택상태가 되도록 제어하고 이것에 의하여 모든 부워드선을 선택한다.

또한, 이때 컬럼선택회로(11)은 기록상태가 아니면 되고, 부분적으로 선택되어 있어도 모두 비선택상태라도 좋다. 여기에서는 모든 컬럼이 비선택 상태인 것으로 한다.

또 이때 한쪽의 비트선 BL은 바이어스 전위가 인가되어 있지 않으므로 일정시간이 경과하면 비트선 BL의 전위는 접지전위 Vss에 내려간다. 따라서, 예글들면 메모리셀 M1에 주목하면, 내부노드 N1은 저전위 Vss 내부노드 N2는 고전위 Vcc, 구동용 트랜지스터 Q1은 온상태, 구동용 트랜지스터 Q2는 오프상태, 즉 ＂0＂데이타의 기록 상태로 된다. 이 상태는 상기 메모리셀과 동일 컬럼에 접속되어 있는 모든 메모리셀에 대하여 동일함으로 결국 모든 메모리셀에 ＂0＂데이타가 기록된 상태가 된다는 것을 의미한다.

이때 모든 메모리셀의 구동용 트랜지스터 Q2은 오프 상태이므로, 다른쪽의 비트선의 전위는 Vcc-Vth에 바이어스 되고, 이 비트선에 접속되어 있는 부하용의 트랜지스터 QL2에 전류는 흐르지 않는다.

한편, 상기한 바와 같이 접지 전위 Vss에 내려가는 비트선 BL에 접속되어 있는 부하용의 트랜지스터 QL1은 높은 인피던스 상태로 제어되어 있으므로, 역시 전류는 흐르지 않는다. 따라서, 모든 메모리셀과 비트선 부하회로(14) 즉, 메모리셀 어레이에 흐르는 전류는 1M 비트 정도의 SRAM

으로도 상기 고저항부하(R1,R2)의 모두를 흐르는 합계가 약 1μA 정도에 불과하고, 이것은 상기 SRAM의 통상 동작시의 대기상태의 소비 전류와 거의 같은데 불과하다.

이때 메모리셀을 구성하는 트랜지스터 Q1∼Q4 및 내부노드 N1,N2에 대한 스트레스가 걸리는 방법을 고찰한다. 구동용 트랜지스터 Q1 및 트랜스퍼게이트 Q3는 각각 게이트가 고전위측 전원전위 Vcc, 소스 드레인이 저전위측 전원전위 Vss에 있으므로, 그것들의 게이트 산화막에 고전압 스트레스가 걸기고, 내부노드 N1을 구성하는 확산층과 P웰과의 사이에도 고전압스트레스가 걸린다. 또한, 이때 모든 메모리셀이 선택되어 있으므로 모든 메모리셀에 있어서 상기 구동용 트랜지스터 Q1 및 트랜스퍼게이트 Q3의 게이트 산화막 및 내부노드 N1을 구성하는 확산층에 고전압 스트레스가 동시에 걸리게 되는 것이 본 실시예의 특징이다.

전압 스트레스 시험시의 제2단계에서는 상기한 제1단계와는 역으로 비트선 부하회로(14)의 다른쪽의 트랜지스터 QL2를 제어신호 BLR에 의하여 고입피던스 상태에서 제어하여 대응하는 다른쪽 비트선에 바이어스 전위를 인가시키지 않도록 하고 한쪽의 트랜지스터 QL1은 통상 동작시와 동일한 제어신호 BLL에 의하여 낮은 임피던스 상태로 제어하여 대응하는 한쪽의 비트선BL에 바이어스 전위를 인가시키도록 한다. 또, 모든 주워드선 및 모든 모든 블록선택신호를 선택상태가 되도록 제어하고 이것에 의하여 모든 부워드선을 선택한다. 일정시간이 경과하면 비트선의 전위는 접지선전위 Vss에 내려가고, 모든 메모리셀에 ＂1＂데이타가 기록된 상태가 거의 같은데에 불과하고, 모든 메모리셀에 있어서 구동용 트랜지스터 QL2 및 트랜스퍼게이트 QL4의 게이트 산화막 내부노드 N2 를 구성하는 확산층에 고전압 스트레스가 동시에 걸리게 된다.

예를 들면 1M 비트 정도의 SRAM 에 대하여, 상기한 바와같은 전압 스트레스 시험시의 제1단계 및 제2단계에서 각각 6초간 합계 12초간 고전압 스트레스를 DC(직류)적으로 인가함으로서 종래의 번인 시험시간 100시간분의 스트레스를 각 메모리셀에 인가할 수가 있고, 번인시험 시간을 종래의 약 1/10로 단축시킬 수가 있다.

제2도는 제1도중의 주워드선을 통상 동작시에는 어드레스에 따라서 선택 상태로 하고, 전압 스트레스 시험시에 모두 선택 상태로 제어하기 위한 회로의 일례를 표시하고 있다. 즉, 스트레스 시험신호(여기에서는, 외부에서의 스트레스 시험신호 입력에 의하여 칩 내부에서 생성되는 내부 테스트 상태 선택신호 TEST*를 표시하고 있다)와 로디코더(21)...의 출력신호를 2입력 엔드게이트(22)...에 입력하여 앤드를 취하고, 또한 워드선 구동회로(23)...에 의하여 반전시켜서 주워드선 선택신호 MWL1, MWL2...로 하고 있다. 이것에 의하여 통상 동작시 (상기 신호 TEST*가 활성레벨 ＂L＂)에는 로디코더(21)...의 출력신호에 따른 주워드선 선택신호가 얻어지지만 전압 스트레스 시험시(상기 신호 TEST*가 활성레벨 ＂L＂)에는 로디코더(21)…의 출력신호에 불구하고 주워드선 선택신호가 활성상태(＂L＂레벨)로 된다.

또, 제1도중의 블록선택 신호를 통상 동작시에는 어드레스에 따라서 선택 상태로 하고 전압 스트레스 시험시에는 모드 선택 상태로 제어하기 위한 회로는 상기 제2도의 구성에 준하여 내부 테스트 상태 선택신호 TEST*와 컬럼 디코더 출력신호의 일부(블록 선택용 신호)를 2입력 앤드게이트(도시하지 않음)에 입력하여 앤드를 취하고, 또 블럭 선택선 구동회로(도시히지 않음)에 의하여 반전시켜서 블록 선택신호로 함으로서 실현된다.

제3도는 제2도의 회로의 변형예를 표시하고 있으며 주워드선 구동회로(23)... 에 대한 고전위측 전원 Vcc의 공급을 내부 테스트 상태 선택신호 TEST*에 의하여 제어하도록 구성되어 있고, (21)...은 로디코더 (24)...는 인버터이다. 이것에 의하여 통상 동작시 (상기 신호 TEST*가 비활성 레벨 ＂H＂)에는 주워드선 구동회로(23)...에 대하여 고전위측 전원이 공급됨으로 로디코더(21)...출력신호에 따른 주워드선 선택신호가 얻어지나 전압 스트레스 시험시 (상기 신호 TEST*가 활성레벨＂L＂)에는 주워드선 구동회로(23)...에 대하여 고전위측 전원 Vcc가 공급되지 않고, 로디코더(21)...의 출력신호에 불구하고 주워드선 선택신호가 활성레벨(＂L＂레벨)로 된다. 제2도의 회로에서는 2입력 앤드게이트(22)...를 사용하는데 대하여 제3도의 회로는 인버터(24)...를 사용하고 있으므로 제3도의 회로는 통상 동작시에 고속이라는 잇점이 있다.

또, 상기 주워드선 구동회로(23)...에 대한 고전위측 전원 공급의 제어와 동일하게 전압 스트레스 시험시에 블록 선택된 구동회로(도시생략) 및 부워드선 구동회로(부워드선 선택게이트)에 대한 고전위측 전원 Vcc의 공급을 내부 테스트 상태 선택신호 TEST*에 의하여 제어토록 하여 모든 블록선택선 및 모든 부워드선을 활성상태(＂L＂레벨)로 한다. 이 경우, 본 실시예의 SRAM의 반도체 기판이 P형일 경우에는 전압 스트레스 시험시에 상기 불록선택선 구동회로에는 고전위측 전원을 공급하여도 종다.

또, 상기한 바와같이 구동회로에는 고전위측 전원 Vcc의 공급을 제어함으로써 제1도중의 부워드선을 통상 동작시에는 어드레스에 따라서 선택상태로 하고, 고전압 스트레스 시험시에 모두 선택상태로 제어하기 위하여는 적어도 부워드선 구동회로에 대한 제어를 행하면 된다.

제4도는 상기 제1도의 SRAM에 있어서, 비트선 부하제어신호(BLL.BLR) 및 제2도중 혹은 제3도중의 내부 테스트 상태 선택신호를 생성하기 위한 회로의 일예를 표시하고 있다. 여기에서은 통상 동작 모드에서 전압 스트레스 시험 모드로의 천이(遷移)를 제어하기 위한 제1의 시험신호입력,는 비트선 부하 트랜지스터 (QL1,QL2)의 어느쪽을 고인피던스 상태로 제어하는가를 결정하기 위한 제2의 시험신호 입력이다. 상기 제1의 시험신호입력은, 제1의 인버터(41)및 제2의 인버터(42)를 거쳐서 상기 내부 테스트 상태 선택신호가 된다. 상기 제1의 인버터 (41)의 출력 및 상기 제2의 시험신호입력는, 제1의 2입력 앤드게이트(43)에 입력하고, 이 앤드게이트(43)의 출력이 한쪽의 비트선 부하 제어신호 BLL가 된다. 또, 상기 제2의 시험신호입력(TEST2)는 제3의 인버터(44)에 입력하고, 이 제3의 인버터(44)의 출력 및 상기 제1의 인버터(41)의 출력은 제2의 2입력 앤드게이트(45)에 입력하고,이 앤드게이트(45)의 출력이 다른쪽의 비트선 부하 제어신호 BLR이 된다. 이것에 의하여, 통상 동작시(신호입력이 비활성 레벨 ＂H＂)에는 신호가 비활성 레벨 ＂H＂가 된다. 제2의 시험 신호입력에 불구하고 비트선 부하 제어신호(BLL,BLR)는 ＂H＂레벨이 된다. 이것에 대하여 전압 스트레스 시험시 (신호입력이 활성레벨 ＂L＂)에는 신호가 활성레벨 ＂L＂이 되고, 제2의 시험신호입력가 ＂H＂이던가 ＂L＂인가에 따라서 비트선 부하제어신호 BLL및 BLR의 어느쪽 한쪽이 ＂L＂레벨이 된다.

따라서, 제4도의 회로를 사용하여 상기한 바와 같은 2단계의 전압 스트레스 시험을 제어하기 위하여는 제1의 시험신호입력을 ＂L＂, 제2의 시험신호입력를 ＂H＂로 함으로써 한쪽의 비트선 부하 트랜지스터 QL1을 고인피던스 상태로 하고, 소망의 전압 스트레스를 인가한 후, 제2의 시험신호입력를 ＂L＂로 함으로서 다른 쪽 비트선 부하 트랜지스터 QL2를 고인피던스 상태로 하고, 소망의 전압 스트레스를 인가하고, 그후, 제일의 시험신호입력을 ＂H＂로 되돌려서 통상적인 독출 동작모드로 되돌린다는 시켄스로 조작을 하면 된다.

또, 스트레스 시험을 위한 제어신호의 공급 방법으로서는, (a) 웨이퍼 상태시에 SRAM 칩상의 전용인 패드를 통하여 외부에서 입력하다. 혹은 웨이퍼의 분할에 의하여 SRAM 칩을 분리하여 팩케이지에 봉입한 후에 통상 동작시에는 사용되지 않은 전용단자를 통하여 외부에서 입력하는 방법이외, (b) 임의의 단자(통상 동작시에 사용되는 것도 좋다)에 통상 동작시에는 사용되지 않은 범위의 전압(예를 들면 전원 전압이상인 소정의 전압)을 외부에서 입력하고, 이 입력을 검지하는 회로를 설치해두고, 이 회로의 출력을 사용하는 방법. (c) 통상 동작시에 사용되는 복수의 단자에 통상 동작시에는 사용되지 않은 순서 관계로 신호를 입력하고, 이 입력을 검지하는 회로를 설치해두고, 이 회로의 출력을 사용하는 방법 등을 생각할 수 있다.

여기에서 상기 제1의 시험신호입력및 제2의 시험신호입력의 부여 방법의 하나의 구체적 예에 대하여 설명한다. (a) 웨이퍼 상태에서 번인할 경우에는 SRAM 칩상에 제1의 시험신호입력을 위한 전용 패드를 설치하고, 제2의 시험신호입력를 위하여는 전용의 패드를 설치하는 혹은 통상 동작시에 사용되는 어드레스 데이타 입력용 패드와 겸용한다. 그리고 패드에 테스터의 프로브 카드에서 제1의 시험신호을 입력한다. 이때 프로크 카드에 필요한 핀은 고전원전원 Vcc, 저전위전원 Vss, 제1의 시험신호입력, 제2의 시험신호입력칩선택 신호입력 CE의 5핀이고, 핀수가 적어도 된다. 또, 스트레스 시험의 제1단계가 수초, 제2단계도 수초에서 끝나고, 거의 DC적인 느슨한 타이밍으로서 되고, 테스트 패턴 발생기의 단순화, 저렴화를 도모할 수가 있다. 또 시험기간이 1칩당 10초 정도를 짧으므로 웨이퍼 상태에서 1칩 내지 수칩씩 동시에 시험해도 스푸프트가 충분히 좋다. (b) SRAM 칩을 팩케이지에 봉입한 후에 번인할 경우에는 제1의 시험신호 TEST1으로 하고, 고전원 전압 입력 검지 회로의 출력 혹은 통상 동작시에 사용되는 어드레스 데이타 입력핀 혹은 입의의 제어 입력핀에 소정의 전압 이상의 전압이 인가된 것을 검출하는 회로의 출력을 사용함으로써 스트레스 시험전용의 특별한 핀을 설치할 필요가 없다.

제5도는 상기와 같은 임의의 제어 입력핀에 소정의 전압 이상의 전압이 인가된 것을 검출하는 회로의 일예인 3치 제어회로를 표시하고 있다. 여기에서 (51)은 하나의 제어 입력핀(예를들면 어떤 어드레스 입력핀)이고, 이 어드레스 입력핀(51)과 접지전위 Vss와의 사이에는 2개의 P채널 MOS트랜지스터(52),(53) 및 1개의 N채널 MOS트랜지스터(54)가 직열로 접속되어 있다. 그리고 상기 트랜지스터(52)는 게이트 드레인 상호가 접속되고, 트랜지스터(53),(54)의 게이트에는 전원전위 Vcc가 공급되어 있다. 또, 트랜지스터(53) 및 (54)의 직열 접속점에는 인버터(55)가 접속되어 있다.

이와 같은 3치 제어회로에 있어서, 어드레스 입력핀(51)에 통상적인 ＂H＂레벨(Vcc)이나 ＂L＂레벨(Vss)의 전위가 인가될 경우, 트랜지스터(52)는 오프 상태로 되고, 인버터(55)의 입력노드의 전위는 온 상태의 트랜지스터(54)에 의하여 ＂L＂설정된다. 그러므로 인버터(55)에서 출력되는 제1의 스트레스 시험신호은 ＂H＂(비활성 상태)가 된다.

이것에 대하여, 어드레스 입력핀(51)에 전원전위 Vcc보다 높은 제어전압(Vcc+2Vthp 이상, Vthp는 P채널 MOS트랜지스터의 드레시 홀드전압)이 인가된 경우, 트랜지스터(52)가 온하여 인버터(55)의 입력 노드의 전위가 Vcc 이상으로 되고, 인버터(55)에서 출력되는 제1의 스트레스 시험신호/TEST1은 ＂L＂(활성상태)로 된다.

제6도는 제1도중의 비트선 부하회로(14)의 변형예를 나타내고 있다. 이것은 상기한 비트선 부하용의 NMOS트랜지스터 QL1 및 QL2에 각각 병렬로 PMOS트랜지스터 QL3 및 QL4가 접속된 것이고 이 PMOS트랜지스터 QL3 및 QL4가 접속된 것이고, 이 PMOS트랜지스터 QL3 및 QL4는 각각 대응하여 상기 비트선 부하 제어신호 BLR 및 BLL이 게이트에 부여된다. 이것에 의하여 스트레스 시험시에 낮은 인피던스 상태로 되는 NMOS트랜지스터 병렬 접속되어 있는 PMOS트랜지스터가 낮은 인피던스 상태가 되도록 제어된다.

이와 같은 PMOS트랜지스터 QL3 및 QL4의 작용은 통상 독출 동작시에는 비트선 전위를 Vcc-Vth의 레벨로 바이어스 하고, 스트레스 시험시에는 고전위가 되는 쪽의 한쪽의 비트선의 전위를 통상 독출 동작시 보다도 높은 Vcc 전위로 한다. 이것에 의하여 SRAM셀내에 걸리는 스트레스를 강하게 하고 번인 시간을 또다시 단축하는 효과가 있다.

다음에는 제2실시예에는 SRAM에 대하여 상기 제1도를 참조하면서 설명한다. 상기 제1실시예의 SRAM에서는 스트레스 시험시에 컬럼 선택신호 CD를 오프 상태로 하여 컬럼선택회로(11)을 모두 비선택 상태로 했으나 이 제2실시예에서는 스트레스 시험시에는 상기 주워드선 선택신호 및 블록 선택신호와 동일하게 컬럼 선택신호 CD도 모두 선택상태로 하기 위한 제어회로를 설치해 두고, 또한 스트레스 시험시에는 기록회로(13)을 기록상태로 한다. 또 상기 제1실시예의 SRAM 에서는 스트레스 시험시에는 비트선 부하 트랜지스터 QL1 및 QL2의 어느 한쪽을 고인피던스 상태(혹은 오프 상태)로 하였으나 이 제2실시예에서는 스트레스 시험시에는 비트선 부하 트랜지스터 QL1 및 QL2를 공동으로 고임피던스 상태로 제어하도록 제어회로를 구성하고 있고 기타의 점은 제1실시예와 동일하다.

이 제2실시예의 DRAM의 동작은 기본적으로는 상기 제1실시예의 SRAM의 동작과 동일하게 행해지므로 그 설명을 간략화하고, 이하, 특징적인 동작에 대하여는 설명한다. 즉, 스트레스 시험시에는 비트선 부하 트랜지스터 QL1 및 QL2를 한쪽씩 고인피던스 상태로 제어할 필요가 없이 모든 비트선 부하 트랜지스터 QL1 및 QL2가 공통으로 고인피던스 상태로 제어되고, 기록회로(13)는 기록상태로 되고 컬럼선택회로(11)이 모두 선택 상태가 되므로, 기록 데이타를 ＂1＂혹은 ＂0＂으로 함으로서 모든 메모리셀에 ＂1＂ 혹은 ＂0＂의 데이타가 동시에 기록되게 되고, 모든 메모리셀에 동시에 스트레스가 걸리게 된다. 이때 비트선 부화회로(11)는 고인피던스 상태가 되어 있으므로, 스트레스 시험시에 비트선 부하회로(11)에 전류가 흐르지 않는다.

이 제2실시예에 의하면 기본적으로는 상기 제1실시예와 동일한 효과가 얻어지고 또한 스트레스 시험시에 비트선 부하 트랜지스터를 고인피던스 상태로 제어하면 되므로 이를 위한 제어회로의 구성이 간단해지고 또 통상적인 기록 데이타 입력을 전 메모리셀로의 데이타 기록 제어와 겸용할 수 있는 잇점도 있다.

다음, 제3실시에에 SRAM에 대하여 설명한다. 상기 제1실시예의 SRAM에서는 Vcc 전원 비트선쌍과의 사이에 배트선 부하 트랜지스터 QL1 및 QL2를 삽입하고, 스트레스 시험시에 비트선 부하 트랜지스터 QL1 및 QL2의 어느 한쪽을 고인피던스 상태(혹은 오프 상태로) 제어하였으나 이 제3실시예에서는 스트레스 시험시에 비트선 부하 트랜지스터 및 QL1 및 QL2를 공통으로 낮은 인피던스 상태로 제어함과 동시에 비트선 부하 트랜지스터 QL1 및 QL2의 각 일단측을 Vcc 전원에서 이것보다 낮은 전위를 발생하는 바이어스 전원발생회로(71)의 출력 노드 혹은 접지 노드에 전환접속하도록 구성되어 있고, 기타는 제1도와 동일하다.

이 제3실시예의 DRAM에 의하면 스트레스 시험시에는 비트선쌍(BL,BL)이 비트선 부하 트랜지스터 QL1 및 QL2를 개재하여 바이어스 전위발생회로(71)의 출력 노드에 접속되어 통상 동작시의 바이어스 레벨보다도 낮은 레벨이 됨으로, 모든 워드선 혹은 통상 동작시에 선택되는 개수이상의 워드선에 전압 스트레스를 걸므로서 모든 메로리셀의 트랜스퍼게이트의 게이트드레인간에 동시에 스트레스가 걸이게 된다. 이때 비트선쌍(BL,BL)은 낮은 레벨이므로, 비트선 부화회로(11)에 전류가 거의 흐르지 않는다.

다음 제4실시예의 SRAM에 대하여 설명한다. 이 제4실시예에서는 상기 제1실시예의 SRAM과 비교하여 제8도에 표시하는 바와 같이 각 비트선쌍과 Vss 전위와의 사이에 스위치용인 NMOS(81),(82)를 접속해 두고 한쪽의 비트선측에 접속되어 있는 스위치용 트랜지스터(81)군의 각 게이트 다른쪽의 비트선측에 접속되어 있는 스위치용 트랜지스터(82)군의 각 게이트에 별도의 혹은 동일한 제어신호를 부여하는 제어회로(83)을 가지고 있는 점이 다르고 기타는 제1도와 동일하다. 상기 제어회로(83)은 통상 동작시에는 상기 스위치용 트랜지스터군을 모두 오프 상태로 제어하고, 스트레스 시험시에는 이들의 스위치용 트랜지스터군의 임의의 한쪽 혹은 양쪽을 온 상태로 제어하도록 구성되어 있고 상기 제4도의 제어회로에 구성가능하다.

이 제4실시예의 SRAM에 의하면 스트레스 시험에 있어서, 비트선 부하회로를 각각 오프 상태로 해두고 모든 컬럼선택회로를 각각 비선택 상태로 제어해두고, 임의의 한쪽 스위치 트랜지스터군을 온시키도록 제어함으로서 임의의 한쪽 비트선군을 Vss 전위로 설정할 수가 있고 또 상기 스위치용 트랜지스터군을 모든 온 시키도록 제어함으로서 모든 비트선의 전위를 Vss 전위로 설정할 수 있다. 따라서, 컬럼선택회로의 선택제어를 필요로 하지 않고, 제3실시예와 동일한 효과가 얻어질수 있다.

또, 상기 각 실시예에 있어서, 상기 스트레스 시험신호 인가용 패드로서는 본딩 패드도 좋으나 이것에 한정하지 않고 SRAM을 웨이퍼 상태대로 번인할 경우에는 테스터의 플로브 카드의 촉침(觸針)에 접촉하여 스트레스 시험신호가 인가 가능한 구조라면 좋고 웨이퍼에서 SRAM 칩을 분리한 후에 팩케이징한 상태로 번인을 행할 경우에는 팩케이징에 있어서 칩 외부의 배선과 접속 가능한 구조라면 좋다.

또 상기 SRAM을 웨이퍼 상태 그대로 번인할 경우에는 상기 스트레스 시험용 패드를 복수개의 칩으로 공용하고, 이 공용패드와 복수개의 칩과의 사이를 접속하기 위한 배선을 웨이퍼의 예를 들면 대이싱그라인 영역상으로 형성하도록 하여도 좋다. 여기에서, 상기 SRAM을 웨이퍼 상태 그대로 번인할 경우의 잇점을 기술한다. 상기 실시예에서 설명한 바와 같이, 번인의 효율이 현저하게 향상하고 번인에 요하는 시간을 현저하게 단축할 수 있으므로, 웨이퍼상태 그대로 복수개의 SRAM 칩에 대하여 동시에 번인을 행하므로서, 고온사양(高溫仕樣)의 플로버와 플로카드를 사용하여 전압 스트레스를 인가할 수 있고, 웨이퍼 프로세스 직후의 다이소트의 전이나 후에 간편하게 번인할 수가 있다. 따라서 현재 행하여지고 있는 바와 같이 어셈블리가 끝나고 팩케이지에 수납된 최종제품의 형태에서의 장시간의 번인이 필요없게 된다. 혹은 그 시간을 대폭으로 단축할 수가 있게 된다. 환언하면, 번인 장치를 대규모로 축소할 수 있고 번인 장치의 설비 투자와 그 설치 장소 및 테스트 시간을 절약하고 반도체 집적회로의 제조코스트의 대폭적인 저감을 도모할 수 있다. 물론, 웨이퍼 상태에서 전기적, 열적인 스트레스를 걸 수 있는 신규인 번인 장치는 필요하게 되지만 이 장치는 종래의 번인 장치보다도 훨씬 간편하고 또한 소형으로 끝나고 스페이스도 절약된다. 또, 웨이퍼 단계에서 불량품이 된 것을 불량으로서 처리할 수 있는 것은 종래의 어셈블리된 단계에서 번인하는 방법에 있어서는 어셈블리까지 나아가서 제조비가 커진 단계에서 불량품이 된 것을 불량으로 처리되는 불량 칩과 비교하여 현저하게 손실이 많다는 문제를 해결할 수 있다. 또 다이소트 테스트란 별로 일정시간 스트레스를 인가하는 과정을 삽입하여 약한 트랜지스터를 미리 염출한 후에 다이소트를 행하도록 하면 다이소트 중에는 스트레스를 인가하지 않아도 되고 테스터를 멈출 필요가 없게 되고 설비의 유효한 활용은 모도할 수 있다. 또한 용장회로를 구비한 SRAM의 경우에는 웨이퍼 상태에서의 번인을 다이소트 전에 행하면, 종래는 불량품으로 되어 있던 번인에서의 스크리닝 분을 구제할 수 있고 칩의 수율 향상을 기대할 수 있고, 공정 후의 불량을 삭감할 수 있다는 면에서도 대폭적인 코스트 다운의 효과도 기대할 수 있다.

또 상기 각 실시예에서는 메모리셀 M1,M2...로서 4트랜지스터형인 셀을 사용했으나 부하용인 2개의 고저항 R1,R2에 대신하여 각각 PMOS트랜지스터를 사용한 CMOS 플립플롭형의 SRAM셀을 사용한 경우에도 본 발명의 효과를 얻을 수 있다.

또한 상기 실시예에서는 번인에 있어서의 전원 스트레스 시험을 예로 취하여 설명하였으나 본 발명은 온도 가속에 관계없이 전압 스트레스 시험을 행할 경우에도 유효하다는 것이 말할 것도 없다.

상기한 바와 같이 본 발명의 SRAM에 의하면, SRAM셀의 전압 스트레스시험에 있어서 모든 위드선 혹은 통상 동작시에 선택되는 개수이상의 워드선에 일제히 전압 스트레스를 인가할 경우에 총 비트선 전류를 통상 동작시보다도 증대시키지 않도록 억제하여 동작 불량으로 빠지는 것울 방지할 수 있다. 또 SRAM셀의 모든 MOS트랜지스터 및 데이타 기억유지 노드에 대하여 전압스트레스를 걸 수 있고, SRAM 특유의 구성을 갖는 메모리셀의 전압 스트레스 시험에 호적하고 스크리닝의 효율을 현저하게 향상시킬 수가 있다.

Claims

복수의 워드선(SWL1,SWL2...) 및 이것에 직교하는 복수의 비트선쌍(BL,)과, 이 워드선과 비트선쌍과의 교차부에 설치되고, 상기 워드선에 의하여 선택 제어되고, 기억데이타를 상기 비트선쌍과의 사이에서 전송하는 행열 모양으로 배열된 m×n개의 스태틱형 메모리셀(M1,M2)과, 통상 동작시에는 입력 어드레스에 따라서 1메모리 사이클에 소정의 개수의 워드선을 선택하고, 전압 스트레스 시험시에는 모든 워드선 혹은 통상 동작시 보다 많은 개수의 워드선을 동시에 선택하도록 제어되는 워드선 구동회로(G1∼G4)와, 상기 각 컬럼의 비트선쌍에에 접속되고, 컬럼 선택신호에 의하여 선택제어되는 컬럼선택회로(11)와, 이 컬럼선택회로를 개재하여 상기 비트선쌍에 접속된 센스 앰프 회로(12)와, 사익 컬럼선택회로를 개재하여 상기 비트선쌍에 접속되고 기록 데이타 입력에 따라서 상기 비트선쌍으로 전송하기 위한 데이타를 출력하는 기록회로(13)와, 상기 각 컬럼의 비트선쌍에 각각 접속된 비트선 부하 레지스터(QL1,QL2)를 가지며, 통상 동작시에는 소정의 바이어스 전위를 비트선쌍에 인가하고, 전압 스트레스 시험시에는 비트선쌍의 적어도 한쪽에 바이어스 전위를 인가하지 않도록 통상 동작시보다 낮은 제2의 전위를 비트선쌍에 인가하도록 제어되는 비트선 부하회로(14)를 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 상기 워드선은 메모리셀 어레이에 공통적으로 설치돈 주워드선(MWL1, MWL2) 및 상기 메모리셀 어레이의 블록마다 설치된 부워드선(SWL1, SWL2)으로 형성되는 2중 워드선중의 부워드선이고, 상기 워드선 구동회로는 상기 주워드선을 구동하기 위한 주워드선 구동회로와 상기 메모리셀 어레이의 블럭을 선택하기 위한 블록 선택선 구동회로와 이들의 양구동회로의 출력신호의 논리적을 취하여 부워드선을 구동하는 부워드선 구동회로(G1∼G4)를 갖는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제2항에 있어서, 상기 워드선 구동회로는 전압 스트레스 시험시에 적어도 상기 부워드선 구동회로의 동작 전원의 공급이 제어됨으로서 모든 부워드선 혹은 통상 동작시보다 많은 개수의 부워드선을 동시에 선택하도록 제어되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 전압 스트레스 시험시에 상기 비트선쌍에 각각 접속된 비트선 부하 트랜지스터의 임의의 한쪽을 고인피던스 상태 혹은 오프 상태로 제어하는 제어회로를 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 전압 스트레스 시험시에 상기 비트선쌍에 각각 접속된 비트선 부하 트랜지스터를 각각 고인피던스 상태 혹은 오프 상태로 제어하는 제어회로를 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 상기 비트선 부하회로는 전압 스트레스 시험시에 상기 비트선 부하 트랜지스터가 각각 낮은 인피던스 상태로 제어됨과 동시에 상기 제2의 전위를 발생하는 바이어스 회로의 출력노드 혹은 접지노드에 접속되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 상기 컬럼 선택회로는 통상 기록동작시 소정의 비트선쌍을 선택하여 기록회로에 접속하고 전압 스트레스 시험시에는 모든 비트선쌍 혹은 통상 동작시 보다 많은 비트선쌍을 동시에 선택하도록 제어되는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제5항에 있어서, 각 비트선쌍과 접지 전위와의 사이에 접속된 스위치용 트랜지스터군과, 전압 스트레스 시험시에 상기 스위치용 트랜지스터군중에서 한쪽의 비트선측에 접속되어 있는 스위치용 트랜지스터군 및 다른쪽 비트선측에 접속되어 있는 스위치용 트랜지스터군의 임의의 한쪽을 온 상태로 제어하는 제어회로를 구비한 것을 특징으로 하는 스태틱형 반도체 기억장치.
제5항에 있어서, 각 비트선쌍과 접지 전위와의 사이에 접속된 스위치용 트랜지스터군과 전압 스트레스 시험시에 상기 스위치용 트랜지스터군 및 다른쪽 비트선측에 접속되어 있는 스위치용 트랜지스터군을 각각 온 상태로 제어하는 제어회로를 구비하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제4항 또는 8항에 있어서, 비트선 부하 트랜지스터 제어신호를 생성하기 위한 회로는 통상 동작모드에서 고전압 스트레스 시험 모드로의 천이를 제어하기 위한 제1의 시험신호와 비트선쌍 중의 어느쪽의 비트선 부하 트랜지스터를 고인피던스 상태로 제어하는가를 결정하기 위한 제2의 시험신호와의 논리적을 취하는 제1의 2입력 앤드게이트와, 이 제2의 시험신호인 반전신호와 사익 제1의 시험신호와의 논리적을 취하는 제1의 2입력 앤드게이트로 형성되는 것을 특징으로하는 스태틱형 반도체 기억장치.
제1항에 있어서, 스트레스 시험을 위한 제어신호는 전용인 패드 혹은 외부단자에서 입력하는 것을 특징으로 하는 스태틱형 반도체 기억장치.
제1항에 있어서, 외부에서 전원전압 이상의 소정의 전압이 입력된 것을 검지하는 회로를 가지고, 이 회로의 출력이 스트레스 시험을 위한 제어신호로서 사용하는 것을 특징으로 하는 스태틱형 반도체 기억장치.