JP4153091B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にバーンイン状態でメインワード線の線間へストレス電圧を印加するメインワード線の線間バーンイン機能を備えた半導体記憶装置(以後メモリと記す)に関する。
【0002】
【従来の技術】
メインワード線とサブワード線からなる階層メモリ(2重ワード線構成あるいは分割ワード線構成メモリとも呼ばれる)のウェーハ段階におけるバーンインについては、例えば、(1)特開平9−63273、(2)開平8−55497、(3)特開平9−17199、などの公報に開示されている。しかし上記公報は、バーンイン用ストレス電圧をサブワード線に一括して印加する内容の文献であり、メインワード線々間に対するストレス電圧印加技術については記載されていない。
【0003】
高密度・高集積化の進展とともに階層ワード線の配線ピッチも益々縮小し、例えばDRAMのメインワード線の線間ピッチは1μm以下となり、潜在的な絶縁欠陥が内在することを無視できない状況となってきた。従ってメインワード線々間に対するバーンイン、特にウェーハバーンイン(以後WBIと記す)可能なメモリの出現が強く望まれている。
【0004】
【発明が解決しようとする課題】
この発明は上述のような課題を解決するためになされたもので、第1の目的はメインワード線の線間にWBI用の高電圧ストレスを印加できる半導体記憶装置を提供しようとするものである。
【0005】
この発明の第2の目的は、比較的大きな面積サイズを必要とするWBI専用の電極パッドを用いないことで、チップサイズを小形化し、かつ樹脂封止パッケージ状態においてもWBI可能な半導体記憶装置を提供しようとするものである。
【0006】
この発明の第3の目的は、メインワード線の線間の絶縁不良は極めて絶縁抵抗が高い状態であるから短いパルス電圧によるWBIでは有効なWBI効果が得られない場合が多い。従ってロングパルス、ロングサイクルWBIが可能な半導体記憶装置を提供しようとするものである。
【0007】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線の1本おきに分けて供給する配線回路と、上記ストレス電圧を上記電極パッドに受けてストレス印加開始信号を発生するストレス印加開始信号発生回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【0009】
またこの発明による半導体記憶装置は、
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線へ1本おきに分けて供給する配線回路と、外部から入力されるバーンインモード信号と上記アドレス信号に呼応してストレス印加開始信号を発生するバーンインモード判定回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【0010】
またこの発明による半導体記憶装置は、
行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から入力されるバーンインモード信号と上記アドレス信号に
外部から入力されるバーンインモード信号と上記アドレス信号に呼応して、ストレス印加開始信号を発生するとともに上記ストレス電圧を上記メインワード線の1本おきに分けて発生するバーンインモード判定回路と、上記バーンインモード判定回路で発生された上記ストレス電圧を上記メインワード線へ1本おきに分けて供給する配線回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とするものである。
【0012】
またこの発明による半導体記憶装置は、上記メインワード線と上記複数のサブワード線を階層ワード線構造に形成したダイナミック・ランダムアクセスメモリであることを特徴とするものである。
【0013】
またこの発明による半導体記憶装置は、上記ストレス電圧は、通常動作状態における外部ロウアドレスストローブ制御信号のクロックパルス幅よりも長い繰返電圧であることを特徴とするものである。
【0016】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。なお図中同一の符号はそれぞれ同一または相当部分を示す。
【0017】
実施の形態1.
図1と図3はこの発明の実施の形態1による半導体記憶装置100のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。また図2はこの発明の実施の形態1〜4によるサブデコーダの回路図である。
【0018】
図1において、半導体記憶装置100は階層ワード線構成のウェーハ状DRAMであり、ブロック図には通常動作状態の他に待機状態やバーンイン状態を含む種々の動作モードを備えたメモリの行選択動作に関連する構成が模式的に示されている。
【0019】
はじめに図1のメモリ100の階層ワード線構成を説明する。行列状に配列されたメモリセルからなるセルアレイ101とセルアレイ101の1行の選択線となるサブワード線102は、行方向に16分割されている。分割されたセルブロックM1からM16まで、各々のセルブロックに対応するサブワード線(以後しばしばWLと記す)102は、4本ずつ共通に1本のメインワード線103によって選択される。メインワード線(以後しばしばMWLと記す)103は、分割せず16個のセルブロックについて共通であり、m本からなる。例えば記憶容量1MBのセルアレイ101では、mの値は128本からなり、従ってWLは512本で構成される。なおWLはシリコン基板上の1層目に配線ピッチ0.2μmで形成されたポリシリコン層からなり、MWLは絶縁層を介してWLよりも上層にピッチ約1μmで配列されたアルミニュム層から形成される。
【0020】
次に図1を参照して、メモリ100の行選択動作に関連するロウデコーダ104の構成を説明する。通常動作状態においては、図1の電極パッド(以後パッドと記す)2へ与えられる外部制御信号RAS(ロウアドレスストローブ)がメモリ100の内部動作を開始させ、かつ内部動作の活性期間を決定する。このRAS信号の活性時にセルアレイ101の行選択動作に関連するロウデコーダ104の各部分回路、即ちプリデコーダ104a、メインデコーダ104b、および16個のセルブロックM1〜M16の各両側に配置される17個のサブデコーダ104cは活性状態とされる。
【0021】
プリデコーダ(RPD)104aは、入力パッド5、6へ与えられる外部アドレス信号A1〜Anを受けて、図示しない制御信号発生回路の制御の下に外部アドレス信号A1〜Anをデコードして、内部制御RASアドレス信号int.RAS、アドレスプリデコード信号XJ、XK、ブロックデコード信号RXL(図5で後述する)、相補のサブデコード信号SD、ZSD、およびリセット信号ZRSTを発生する。
待機状態においては外部RAS信号が非活性となり、従ってプリデコーダ104aからのint.RAS、アドレスプリデコード信号XJ、XK、ブロックデコード信号RXL、相補のサブデコード信号SD、ZSD、およびリセット信号ZRSTは発生されない。なお上記ZSD、ZRSTなどの前記号Zは低レベル”L”で活性状態となる信号を意味する。
【0022】
メインデコーダ(RMD)104bは、プリデコーダ104aで発生されたアドレスプリデコード信号XJ、XKとブロックデコード信号RXLを受けて活性状態とされ、複数本のサブワード線102を選択制御するメインワード線信号ZMWL信号を発生する(図6で再述する)。メインワード線103の選択動作状態でリセット信号ZRSTが入力されると、メインデコーダ104bは非選択状態とされ、図1のメモリ100は通常の動作状態における行選択動作を終了して待機状態に切り替えられる。
【0023】
サブデコーダ104cは、WL奇数用サブデコーダSDo1〜17とWL偶数用サブデコーダSDe2〜16の17個の単位サブデコーダに分割されて分散配置される。単位サブデコーダの各々は、プリデコーダ104aで発生された相補サブデコード信号SDとZSDを受けてメインデコーダ(RMD)104bで制御されることによってセルブロック101上のサブワード線102を選択する。
【0024】
図2は、サブデコーダ104c、サブワード線102、およびセルアレイ101の分割回路例である。図2を参照して、例えばセルアレイ101の1行目のサブワード線102はWL1〜WL4の4本であり、この内サブデコーダ104cの単位サブデコーダ例えば偶数用SDe2サブデコーダにはWL2とWL4の2本が接続され、偶数用SDe2の両隣りのWL奇数用SDo1、SDo3サブデコーダにはWL1とWL3の2本が接続される。このWL1〜WL4の4本のサブワード線102が1本目のMWL1メインワード線103に接続される。
また例えば、WL偶数用サブデコーダSDe2に伝送されてくる相補信号SD2とZSD2および相補SD4とZSD4の2組のサブデコード信号は、1本目MWL1〜128本目MWL128の各々のメインワード線103上のメインワード線信号ZMWL1〜ZMWL128によって選択制御される。
【0025】
図2において、サブデコーダの単位回路はドレインを共通接続した3個のトランジスタ、即ちPチヤンネルトランジスタ(以後PMOSと記す)のQ1、Nチヤンネルトランジスタ(以後NMOSと記す)のQ2、Q3から構成される。WL奇数用SDo1とSDo3に対応する単位回路は図2に符号Dで示されている。ゲートを共通接続してCMOSインバータを形成するQ1、Q2の共通ゲートがMWL1メインワード線103に接続され、Q1、Q2の共通ゲートへMWL1上のメインワード線信号ZMWL1が入力される。Q1のソースへはサブデコード信号SD2が入力され、Q2のソースは接地される。またQ3ゲートへはサブデコード信号SD2の反転信号ZSD2が入力され、Q3のソースは接地される。そしてQ1、Q2、Q3のドレイン共通接続端子NからWL2サブワード線102へ符号を付さないセル選択信号が出力される。
なお待機状態においては、上述の通り各信号が停止されて非活性とされる。
【0026】
再び図1を参照して、メインワード線103の線間へバーンインストレス電圧を供給する線間ストレス電圧供給手段について説明する。
メインワード線103は4つの部分、即ちメインデコーダ104bの出力端側のMWL部分103a、サブデコーダ104cとセルブロック101の全域に延在する部分103b、MWLの奇数線を共通接続した部分103o、およびMWLの偶数線を共通接続した部分103eから構成されている。MWLの部分103aと部分103bとの間には、バーンイン状態において、互いに隣接するメインワード線103bの線間にストレス電圧を供給する時に、まずMWL部分103aとメインワード線103bとを電気的に遮断するための128個の遮断用トランスファーゲートGaが、MWL103bの1本毎に設けられる。
またMWLの部分103bと奇数線共通部分103oおよび偶数線共通部分103eとの間には、MWL部分103aがメインワード線103bから遮断された後、互いに隣接するメインワード線103bの線間にバーンインストレス電圧を供給するための投入用トランスファーゲートGbが、MWL103bの1本毎に設けられる。
【0027】
パッド10に入力されたext.WBIは、図1に示されるように、インバータIaを介してext.WBI信号の反転信号ZWBIを形成し、ZWBI信号を遮断用トランスファーゲートGaの128個のゲートに与える。更にインバータIaとインバータIbを介してext.WBI信号の遅延信号WBIbを形成し、遅延WBI信号を投入用トランスファーゲートGbの128個のゲートに与える。
【0028】
また、図1においてメインワード線々間ストレス電圧の供給手段としてのext.WBIパッド10は、MWL奇数線共通部分103oに接続されたPo入力パッド11と直結され、ext.WBIパッド10がPo入力パッド11と接続される時、図1の接地電位Vss入力パッド8はMWL偶数線共通部分103eと接続されたPe入力パッド12と直結される。なおext.WBIパッド10がPe入力パッド12と接続される時にはVss入力パッド8はPo入力パッド11と接続される。
以上図1に示された入力パッド2〜12は全てメモリ100のメモリチップ領域内に配設しメモリ100はウェーハ段階でもパッケージ段階でもバーンインを行えるように構成されている。
【0029】
ウェーハ状メモリ100はバーンインボードに搭載され、例えば80〜120℃高温炉中で、バーンインテスタのプローバから外部電源Vcc、接地電位Vssとext.WBI信号電圧が供給されてバーンインが開始される。通常はDRAMメモリとしての基本的動作(データリード、データライト、リフレッシュなど)や特殊動作を含む各種の動作を組み合わせてあるいは単独動作を数Hr〜10数Hr連続して行わせる。バーンインをウェーハ段階で行うことによってパッケージ段階よりも優れたデバッグ効果がえられ、冗長技術による不良品の救済も可能になる。
【0030】
メモリ100の通常動作状態における定格電圧ext.Vcc=5Vに対してストレス電圧であるext.WBI電圧は6V以上とされる。これは上記の投入用トランスファーゲートGbにおいて生じるトランジスタの閾値Vthに相当する電圧降下、約1Vを加算して設定される。またext.WBI電圧のクロック周期は、例えば数10msecから約0.1secの繰返しロングパルスを用いる。この繰返ロングパルス・ストレスによって潜在的メインワード線間の絶縁欠陥の成長が加速されて比較的に短時間で顕在化できる。
【0031】
図3においては、高温炉中で待機状態のウェーハ状メモリ100にメインワード線々間ストレス電圧が供給される場合のタイミング図が示される。
ext.WBIのクロック第1パルス電位は直接、奇数用パッドPoに現れ、接地Vss電位は直接、偶数用パッドPeに現れる。遮断用トランスファーゲートGaのオフ、投入用トランスファーゲートGbのオンを待って、奇数用MWLoの電位が立ち上がり、図3に示すように、第1パルス波では時刻ta〜tbの期間、第2パルス波ではtc〜tdの期間においてMWL偶数・奇数の線間ストレス電圧、Vcc+Vth=6Vが印加される。なお、待機状態では外部RAS、内部RAS、RXL1〜i〜mは論理”L”とされ非選択となるので、ロウデコーダ104bからのメインワード線信号ZMWLは出力されない。
【0032】
次に実施の形態1.の変形例について説明する。
(ア)図1のメインワード線103の部分103aを除去して、遮断用トランスファーゲートGaをメインデコーダ104bの内部に形成するか、または104bの出力端に直結してもよい。
(イ)メインデコーダ104bが非選択とされる待機状態からバーンイン状態へ移行する場合は、上記遮断用トランスファーゲートGaは除去してもよい。
(ウ)ウェーハ段階でのみバーンインを行い、以後パッケージ段階では行う必要がない場合では、メインワード線々間電圧のバーンイン専用の入力用パッドを全てメモリ100のメモリチップ領域よりも外側のダイシング領域に配設して、メモリ100を小形化することができる。
(エ)階層ワード線とロウデコーダの分割構成は、図1、図2の事例に限定されず、別の分割構成・方式であってもよい。
(オ)階層ワード線DRAMの事例を述べたがこれに限定されず、階層ワード線を構成するメインワード線をもつSRAMなど、RAM、ROMに適用できる。
【0033】
以上のように、この発明の実施の形態1によるメモリ100(図1)は、a)外部ストレス電圧が直接入力される複数のパッド(外部ストレス電圧用10、Po用11、Pe用12、接地用8)と、b)ストレス電圧をメインワード線103の奇数と偶数の1本おきに分けて供給する配線手段103o、103eと、c)ストレス電圧をパッド10に受けてストレス印加開始信号ZWBIを発生するストレス印加開始信号発生手段(インバータIa、Ib)と、d)ストレス印加開始信号に呼応してロウデコーダ104をメインワード線103bから遮断用トランスファーゲートGaで切り離してから、ストレス電圧ext.WBIを投入用トランスファーゲートGbによってメインワード線103bへ1本おきに印加するメインワード線々間電圧制御手段と、を備えることによって、メインワード線々間に潜在的に存在する絶縁欠陥に対してデバッギング効果の優れたウェーハ段階バーンインが適用できるようになった。
【0034】
実施の形態2.
図4と図8はこの発明の実施の形態2による半導体記憶装置200のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。また図7はこの発明の実施の形態2〜4によるWBIモード判定回路例、また図5と図6はこの発明の実施の形態1〜3によるプリデコーダとメインデコーダの回路例である。上述の図1〜図3と同一または相当部分の符号は説明を省略する。
【0035】
上述の実施の形態1によるメモリ100では、待機状態からWBI状態に移行する場合は、WBI開始のタイミングが外部RAS、内部RAS信号に依存しないので、メインワード線々間に印加するストレス電圧の印加開始のタイミングは外部RAS、CAS、WE信号との一致性が変動することは避けられない。
【0036】
図4を参照して、実施の形態2によるメモリ200は、外部から入力されるバーンインモード信号の真偽を確認して正しいと判定した後、外部RAS信号の入力タイミングに合わせて内部WBI開始信号を発生するWBIモード判定回路205が追加されている。待機状態からWBI状態に移行する場合においても、メインワード線々間ストレス電圧の印加開始タイミングを外部RAS、CAS、WE信号のタイミングと一致するように構成されている。
またメモリ200は、上述の図1のメモリ100から入力パッド10を除去し、外部電源から供給されるウェーハバーンインWBIストレス電圧を、直接Po入力パッド11に受けるようにしたものである。
【0037】
次に図5は、プリデコーダ104aのブロックデコード信号RXL発生回路の回路例である。図5においてブロックデコード信号RXL発生回路はメインワード線103の本数mに対応するm段の単位デコード回路部からなり、MWLのi段目の単位デコード回路は、入力パッド2へ与えられる外部制御信号RASを偶数個のインバータで遅延した信号と、入力パッド5、6へ与えられる外部アドレスA1〜Anの組合わせ信号を受ける多入力NANDゲートと、この多入力NANDゲートの出力を反転するインバータで構成される。ここでA1〜Anの組合わせ信号は選択したいi段目のMWLアドレスに設定され、インバータの出力端から図4のメインデコーダ104bのi段目のMWLへ入力される。なお、プリデコーダ104aで発生されるアドレスプリデコード信号XJと信号XKおよびサブデコード信号SDの各発生回路は、多入力NANDゲートとインバータで構成されるが、図5と同様であり図示は省略する。
【0038】
また図6を参照して、メインデコーダ104bの回路例を説明する。図6はメインワード線103の本数mに対応するm段の単位デコード回路部からなる。選択したいセルブロックのアドレスを設定するアドレスプリデコード信号XJとXKが入力される入力段のNANDゲートの出力端を、m段の単位デコード回路部の共通入力端N1として構成される。
図6において、メインワード線i段目の単位デコード回路は、そのゲートにブロックデコード信号RXLiを受けてオンオフするNMOSトランジスタQ4と2段縦続のインバータIi1とIi2からなる直列回路部と、インバータIi1の出力端N3の電位をPMOSトランジスタQ6のゲートへ帰還するラッチ回路部と、リセット信号ZRSTが入力されるPMOSトランジスタQ5とからなる。メインワード線i段目の単位デコード回路は、インバータIi1の出力端N3の電位が”H”の時に活性化されて、インバータIi2からその反転信号ZMWLiが出力される。ここで記号”Z”は論理”L”で活性化を意味する。なお論理”L”で活性化となる共通のリセット信号ZRSTが入力されるとPMOSトランジスタQ2がオンして接続端N2の電位は高電圧Vppにプルアップ状態に固定されて、メインワード線信号ZMWLは非選択状態にリセットされる。
【0039】
図7には、WBIモード判定回路205の回路例が示される。DRAMメモリ200のバーンインモード開始の適切なタイミングを、例えば、CAS、WE信号がともにRAS信号よりも前に入力された時点と予め設定しておく。またそのほぼ同じ時点で選択したい所定のメインワード線103のアドレスAiを設定しておいて、両者の入力時点の一致性を確認して正しいバーンインモードに入っていると判定した後、外部RAS信号の入力タイミングに合わせて内部WBI信号を発生する回路である。
【0040】
図7(a)において、WBIモード判定回路205は入力パッド2〜4から外部制御信号RAS、CASおよびWEを受けるNANDゲートの出力と、入力パッド5、6からWBI設定アドレス信号Aiを受けるインバータの出力との論理和をとるNOR回路で構成され、内部ウェーハバーンイン開始信号int.WBIを発生する。int.WBI信号は、遮断用トランスファーゲートGaおよび投入用トランスファーゲートGbのオンオフのタイミングを制御する。
【0041】
図7(b)には、メインワード線MWL偶数段目だけ、および奇数段目だけにWBIを設定したい場合のWBIモード判定回路が示されている。メインワード線偶数段目だけにWBIを設定したい時には外部アドレス信号Aiを偶数アドレスAeに代えて入力し、かつまたメインワード線奇数段目だけにWBIを設定したい時には奇数アドレスAoを入力することによって、内部WBI開始信号int.WBIeおよびint.WBIoの2つのWBI開始信号が発生される。2つの内部WBI開始信号は、WBI開始信号として、かつ、メインワード線々間へのストレス電圧として実施の形態3で使用される。
【0042】
図8には、図7(a)のWBIモード判定回路205によりメインワード線々間ストレス電圧の印加が開始されるタイミング図が示される。
待機状態でメモリ200のメインデコーダ104bは非選択状態とされ、ストレス電圧ext.WBIはPoパッド12に直接印加されているので、上述の図3と同様に、ext.Vcc電位の確立した時点で奇数用パッドPoにはメインワード線々間ストレス電圧のパルス第1波が現れ、偶数用パッドPeには接地Vss電位が現れる。
ext.Vcc電位が確立した後、CAS、WE信号がともにRAS信号よりも前に入力された時点またはWBI設定アドレスAiが入力された時点で、モード信号の真偽が確認される。いまext.WBIはPoパッド12に直接印加されているので、WBI設定アドレスAiは(メインワード線、i段目MWLi)奇数でなければならない。Aiが奇数であると判定されると、判定に呼応して内部ウェーハバーンイン信号int.WBIiが立ち上がったことを図中の矢印で示す。
int.WBIiの反転信号であるint.ZWBIiによる遮断用トランスファーゲートGaのオフを待って、int.WBIiの遅延信号であるint.WBIbiによる投入用トランスファーゲートGbのオンした時点で、Gbのオンに呼応してPoパッド12に接続されている奇数用MWLoの部分103b上の電位が立ち上がる。
従って、奇数用MWLoの部分103b上の電位と、投入用トランスファーゲートGbのオンを待って接地Vss電位となる偶数用の103b部分のMWLe電位との差電位がメインワード線々間のストレス電圧となって、部分103bの互いに隣接する奇数・偶数のメインワード線々間の夫々に印加される。奇数用MWLoの電位は図8に示すように、第1パルス波では時刻ta〜tbの期間、第2パルス波ではtc〜tdの期間が”H”レベルとなるから、夫々の期間中のみMWL奇数・偶数の線間ストレス電圧、Vcc+Vth=6Vが印加される。
【0043】
以上のようにこの発明の実施の形態2によるメモリ200(図4)は、外部からストレス電圧ext.WBIが入力されるPo、Pe電極パッド11、12と、Po、Pe電極パッドからストレス電圧をメインワード線103bへ1本おきに分けて供給する配線手段103o、103eと、パッド2〜4から入力される外部ウェーハバーンインモード信号(CAS、WE、before RAS)と入力パッド5〜6のアドレス信号A1〜Anに呼応して、ストレス印加開始信号int.ZWBIiを発生するウェーハバーンインモード判定回路手段205と、ストレス印加開始信号に呼応してロウデコーダ104bをメインワード線103bから切り離してから、ストレス電圧をメインワード線へ1本おきに印加するメインワード線々間電圧制御手段を備えたことによって、メインワード線々間ストレス電圧を正確なタイミングで印加できる。
【0044】
実施の形態3.
図9と図10はこの発明の実施の形態3による半導体記憶装置300のブロック図とメインワード線々間ストレス電圧印加のタイミング図である。なおこの発明の実施の形態3によるプリデコーダ104aは上述の図5、メインデコーダ104bは上述の図6、サブデコーダ104cは上述の図2、またWBIモード判定回路205は上述の図7を夫々用い、相当部分の符号は説明を省略する。
【0045】
はじめに図9を参照して、実施の形態3によるメモリ300は、WBIモード判定回路205において外部から入力されるモード信号の真偽を確認して正しいと判定した後、外部RAS信号の入力タイミングに合わせて4種類の内部バーンイン信号が発生される。即ち、
第1の内部信号は、上述のWBIモード判定回路205に、WBI設定アドレスAiを入力することで図7(a)の回路から発生される内部WBI信号、int.WBIiである。int.WBIi信号は反転信号int.ZWBIiとされて遮断用トランスファーゲートGaのオフ開始信号となる。
第2の内部信号は、int.ZWBIiが更に遅延信号WBIbiとされて投入用トランスファーゲートGbのオン開始信号となる。
第3の内部信号は、上述のWBIモード判定回路205に、WBI偶数用設定アドレスAeを入力することで図7(b)の回路から発生される内部WBI信号int.WBIeであり、メインワード線MWL偶数用に対する内部WBIストレス電圧となる。
第4の内部信号は、上述のWBIモード判定回路205に、WBI奇数用設定アドレスAoを入力することで図7(b)の回路から発生される内部WBI信号int.WBIoであり、メインワード線MWL奇数用に対する内部WBIストレス電圧となる。
従ってメモリ300は、WBI開始信号の内部発生回路とメインワード線々間に対するWBIストレス電圧供給電源とを内蔵しているので、外部のWBIストレス電圧供給電源を必要としないことを特徴とする。
【0046】
メインワード線偶数用の内部ウェーハバーンイン信号WBIeは、WBIe信号線106eを介してメインワード線の偶数線共通部分103eへ供給される。他方、MWL奇数用の内部WBI信号WBIoは、WBIo信号線106oを介してMWLの奇数線共通部分103oへ供給される。
また図9においては、上述の図1と図4に配設されていたメインワード線の偶数線共通部分103eと接続したPe入力パッド12、およびメインワード線の偶数線共通部分103oに接続したPo入力パッド11は除去されている。
【0047】
図10には、メインワード線々間ストレス電圧の印加開始のタイミング信号を内部回路で発生するウェーハ状メモリ300において、待機状態からウェーハバーンインWBI状態へ移行するタイミング図が示される。
待機状態からWBIを開始するので、メモリ300のメインデコーダ104bは非選択状態とされる。WBIモード判定回205に、WBI設定アドレスAiと、WBI偶数用設定アドレスAeが入力され、WBI奇数用設定アドレスAoは入力されない場合が示される。
ext.Vcc電位が確立した後、CAS、WE信号がともにRAS信号よりも前に入力された時点、またWBI設定アドレスAi(i段目MWLi)が入力された時点でWBIモード信号の真偽を確認して正しいと判定された後、この時点の外部RAS信号の入力タイミングに呼応して、内部ウェーハバーンイン信号int.WBIiが立ち上がったことを図中の矢印で示す。int.WBIiの反転信号であるint.ZWBIiによる遮断用トランスファーゲートGaのオフを待って、int.WBIiの遅延信号であるint.WBIbiによる投入用トランスファーゲートGbのオンした時点で、Gbのオンに呼応してメインワード線の部分103b(セルブロック101とサブデコーダ104cの全域に延在する部分、図9参照)の偶数用MWLe上の電位が立ち上がる。
他方、WBI奇数用設定アドレスAoは入力されていないので、メインワード線の部分103bの奇数用MWLo上の電位は、WBIo信号の低レベル”L”のままであり、立ち上がらない。
従って、部分103b上の偶数用MWLeの電位と、内部WBI信号で選択されなかったため投入用トランスファーゲートGbがオンしても、なお接地Vss電位のままである部分103b上の奇数用MWLoの電位との差電位が、メインワード線々間電圧として部分103bの互いに隣接する偶数・奇数のメインワード線々間の夫々に印加される。
偶数用MWLeの電位は図10に示すように、第1パルス波では時刻ta〜tbの期間、第2パルス波ではtc〜tdの期間に高レベル”H”となるから、夫々の期間中のみMWL偶数・奇数の線間ストレス電圧、Vcc+Vth=6Vが印加される。
【0048】
以上のようにこの発明の実施の形態3によるメモリ300(図9)は、パッド2〜4から入力される外部ウェーハバーンインモード信号(CAS、WE、before RAS)とパッド2〜4から入力されるA1〜Anアドレス信号に呼応して、int.ZWBIiストレス印加開始信号を発生するとともに、内部でint.WBIoとint.WBIeストレス電圧をメインワード線の1本おきに分けて発生するWBIモード判定回路手段205と、このWBIモード判定回路手段205で発生された内部WBIoとWBIeストレス電圧を、メインワード線103bへ1本おきに分けて供給する配線手段103o、103eと、ストレス印加開始信号int.ZWBIiに呼応してメインデコーダ104bを上記メインワード線103bから切り離してから内部ストレス電圧をメインワード線へ1本おきに供給するメインワード線々間電圧制御手段を備えたものである。
【0049】
要約すると、外部RAS信号の入力タイミングに合わせて内部WBI信号を発生するとともに、メインワード線々間電圧に対するWBIストレス電圧供給電源とを内蔵したので、外部からWBIストレス電圧の供給を必要とせず、外部CAS、WE fore RAS信号とのタインミング制御性が改善された精密なタイミングでストレス電圧を印加できる。
【0050】
実施の形態4.
図11、図12および図13は夫々、この発明の実施の形態4による半導体記憶装置400のブロック図、メインデコーダ404bの回路例、およびメインワード線々間ストレス電圧印加のタイミング図である。なおこの発明の実施の形態4によるプリデコーダ104aは上述の図5、サブデコーダ104cは上述の図2、またWBIモード判定回路205は上述の図7を夫々用い、相当部分の符号は説明を省略する。
【0051】
図11を参照して、実施の形態4によるメモリ400はメインワード線々間に対するWBIストレス電圧をメインデコーダ404bから出力することができる。従って上述の実施の形態1〜3によるメモリ100、200、および300(図1、図4、および図9を参照)における遮断用Ga、投入用Gbのトランスファーゲートが除去され、またメインワード線103の各部分線103a、103b、MWL偶数線共通部分103e、奇数線共通部分103oや、偶数線共通Pe入力パッド12、奇数線共通Po入力パッド11も除去されている。即ち実施の形態4によるメモリ400は、上記除去されたメインワード線々間に対するストレス電圧の印加手段を、メインデコーダ404bで置換したもので、通常動作と待機動作とメインワード線々間に対するWBIストレス電圧供給動作とを自在に切替え可能なメインデコーダ404bを備えたことを特徴とする。
【0052】
図12を参照して、メインデコーダ404bの回路はメインワード線103の本数mに対応するm段の単位デコード回路部から構成される。メインワード線i段目の単位デコード回路において、上述の実施の形態1〜3によるメインデコーダ104b(図6を参照)のi段目の単位デコード回路と異なる点は、メインワード線信号ZMWLiが出力される出力段のインバータIi2を、2入力NORゲートTiで置換した点である。
2入力NORゲートTiの一方の入力端子には、インバータIiの出力端N3の信号を入力として、通常動作状態におけるメインワード線のi段目のデータリード、データライト信号を制御する。動作モードが通常動作状態からブロックデコード信号RXLが入力されない待機状態へ移行すると、インバータIiの出力端N3の電位が低レベル”L”となって2入力NORゲートTiは制御されない状態となる。
【0053】
次に、2入力NORゲートTiの他方の入力端子には、WBIモード判定回路205で形成されたWBIi信号を入力として、ウェーハバーンイン動作状態におけるメインワード線のi段目のWBIストレス電圧となるZMWLi信号を制御するように構成されている。
但し、メインワード線のi段目が奇数であれば、奇数用WBIo信号を入力とし、またメインワード線のi段目が偶数用あれば、偶数用WBIe信号を入力とする。従って、メインデコーダ404bの回路では、奇数段目に対応するの単位デコード回路部と偶数段目に対応する単位デコード回路部とが交互に配列されている。このようにWBI用のアドレス設定信号WBIoとWBIeがメインデコーダ404bのNORゲートTiに入力されることによって、メインワード線の奇数番目と偶数番目には相対的に別々の電位が供給される結果、メインワード線の線間にストレス電圧が印加された選択状態となる。
なお低レベル”L”で活性化となるリセット信号ZRSTが入力されると、メインワード線の全段の単位デコード回路は非選択状態にリセットされる。
【0054】
図13には、ウェーハバーンイン開始のタイミング信号をWBIモード判定回路で発生し、メインワード線々間ストレス電圧をメインデコーダ404bで発生するウェーハ状メモリ400において、待機状態からWBI状態へ移行するタイミング図が示される。
ext.Vcc電位が確立した後、CAS、WE信号がともにRAS信号よりも前に入力された時点、またWBI偶数用設定アドレスAeが入力された時点でモード信号の真偽を確認して正しいと判定された後、この時点の外部RAS信号の入力タイミングに呼応して、ウェーハバーンイン偶数用WBIe信号が立ち上がったことを図中の矢印で示す。続いてWBIeの反転信号であるメインワード線偶数用ZMWLe信号が立ち下がる。
一方、奇数用WBI設定アドレスAoは入力されていないので、WBIo信号は低レベル”L”のままであり、メインワード線奇数用MWLo上の電位は、高レベル”H”非選択のままであり、立ち下がらない。リセット信号ZRSTが入力されると、メインワード線偶数用ZMWLeの電位は図13に示すように高レベル”H”となり非活性状態にリセットされる。
【0055】
以上のようにこの発明の実施の形態4によるメモリ400(図11)は、パッド2〜4から入力される外部ウェーハバーンインモード信号(CAS、WE、before RAS)とパッド2〜4から入力されるA1〜Anアドレス信号に呼応して、int.ZWBIiストレス印加開始信号を発生するとともに、内部でint.WBIoとint.WBIeストレス電圧をメインワード線の1本おきに分けて発生するWBIモード判定回路手段205と、このWBIモード判定回路手段205で発生された内部WBIoとWBIeストレス電圧を、ロウデコーダ404中のメインデコーダ404Dを介して、メインワード線103bへ1本おきに分けて供給するメインワード線々間電圧制御手段を備えたものである。要約すると、メモリ400はメインデコーダ404bを介して、外部RAS、CAS、WE信号とのタインミング一致性が改善され、またメモリ400は、メインワード線々間ストレス電圧の印加動作と、DRAMメモリとしての基本的動作、即ちデータリード、データライト、リフレッシュを含む複合WBIモードを適用することが容易にできる。
【0056】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【0057】
本願の発明によれば、メインワード線の線間へバーンイン用ストレス電圧を印加できるため、線間絶縁の潜在的欠陥が顕在化されデバッギングが確実に行われるので、メモリの製品信頼性を向上できる効果を奏する。
【0058】
本願の他の発明によれば、バーンインによるデバッギングをウェーハ状態で行うので、冗長技術による不良救済が適用でき、製品歩留まりを向上できる効果を奏する。
【0059】
本願の他の発明によれば、メインワード線々間のストレス電圧を入力パッドから直接印加する簡単な手段で、またロングパルスバーンインの適用も容易であり、短時間でバーンインできる効果を奏する。
【0060】
本願の他の発明によれば、バーンインモード信号とのタイミング一致性が向上できて、バーンインがより確実にできる効果を奏する。
【0061】
本願の他の発明によれば、ストレス電圧発生回路を内蔵するのでタイミングの制御性が向上し、またメインワード線々間のストレス電圧印加のための外部電源と専用電極パッドが不要で、メモリチップを小形化できる効果を奏する。
【0062】
本願の他の発明によれば、ストレス電圧をロウデコーダから出力するのでタイミングの制御性が格段に向上し、別のバーンイン項目との複合バーンインモードの適用が容易にでき、またメモリチップを小形化できる効果を奏する。
【0063】
本願の他の発明によれば、冗長救済され組立工程後のパッケージ状態でもバーンインできるので、冗長救済品の製品信頼性を確認できる効果を奏する。
【0064】
本願の他の発明によれば、メインワード線の配線ピッチの縮小化が進む多分割・階層メモリに適用すれば線間ストレス電圧印加による特に優れたバーンイン効果を奏する。
【0065】
本願の他の発明によれば、メインワード線々間の絶縁欠陥は高抵抗値であるため、通常のRAS信号クロック電圧では顕在化し難い潜在的欠陥が、ロングパルスのストレス電圧の印加によって確実に短時間で顕在化できる効果を奏する。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による半導体記憶装置のブロック図である。
【図2】 この発明の実施の形態1〜4による半導体記憶装置のサブデコーダの回路図である。
【図3】 この発明の実施の形態1によるMWL線間ストレス電圧印加のタイミング図である。
【図4】 この発明の実施の形態2による半導体記憶装置のブロック図である。
【図5】 この発明の実施の形態1〜4による半導体記憶装置のプリデコーダの回路図である。
【図6】 この発明の実施の形態1〜3による半導体記憶装置のメインデコーダの回路図である。
【図7】 この発明の実施の形態2〜4による半導体記憶装置のWBIモード判定回路図である。
【図8】 この発明の実施の形態2によるMWL線間ストレス電圧印加のタイミング図である。
【図9】 この発明の実施の形態3による半導体記憶装置のブロック図である。
【図10】 この発明の実施の形態3によるMWL線間ストレス電圧印加のタイミング図である。
【図11】 この発明の実施の形態4による半導体記憶装置のブロック図である。
【図12】 この発明の実施の形態4による半導体記憶装置のメインデコーダの回路図である。
【図13】 この発明の実施の形態4によるMWL線間ストレス電圧印加のタイミング図である。
【符号の説明】
2 RAS信号パッド、 3 CAS信号パッド、 4 WE信号パッド、 5、6 A1 〜An アドレス信号パッド、 7 Vcc、 外部電源パッド、 8 Vss、 接地電源パッド、 10 外部WBI信号パッド、 11 Po、 奇数MWL用パッド、 12 Pe、 偶数MWL用パッド、 100、200、300、400 半導体記憶装置、 101 セルアレイ、 102 WL、サブワード線、 103 MWL、 メインワード線、 103a〜103o MWLの部分、 104、404 ロウデコーダ、 104a RPD、プリデコーダ、 104b、404b RMD、 メインデコーダ、 104c サブデコーダ、偶数WL用SDe、奇数WL用SDo、 205 WBIモード判定回路、 Ae WBI設定の偶数MWLアドレス信号、 Ai WBI設定のi番目MWLアドレス信号、 Aie WBI設定アドレス+偶数アドレス信号、 Ao WBI設定の奇数MWLアドレス信号、 Ga 遮断用トランスファゲート、 Gb 投入用トランスファゲート、 Ia、IbI1〜Im インバータ、 M1〜M16 セルブロック、 MWL メインワード線、 MWLe 偶数MWL、 MWLo 奇数MWL、 RXL1 〜m ブロックデコード信号、 SD1 〜17 サブデコード信号、 SD、ZSD サブデコード信号、SDe サブデコーダ偶数WL用、 SDo サブデコーダ奇数WL用、 T1 、Ti、Tm NORゲート、 Vpp 高圧電源、 Vth 投入用ゲートの閾値、 WBI1 〜m 1 〜m 番目のMWLのWBI信号用、 WBI ウェーハバーンイン信号、 WBIb 投入用ゲートWBI信号、 WBIe 偶数MWLのWBI信号、 WBIi i番目のMWLのWBI信号、 WBIo 奇数MWLのWBI信号、 XJ、XK アドレスプリデコード信号、 ZMWL メインワード線反転信号、 ZRST リセット信号、 ZWBI WBI反転信号。
Claims (5)
- 行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線の1本おきに分けて供給する配線回路と、上記ストレス電圧を上記電極パッドに受けてストレス印加開始信号を発生するストレス印加開始信号発生回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。 - 行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から上記ストレス電圧が入力される電極パッドと、上記ストレス電圧を上記メインワード線へ1本おきに分けて供給する配線回路と、外部から入力されるバーンインモード信号と上記アドレス信号に呼応してストレス印加開始信号を発生するバーンインモード判定回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。 - 行列状に配列された複数のメモリセルからなるセルアレイと、
上記セルアレイの行の選択信号線となる複数のサブワード線と、
上記複数のサブワード線の選択信号線となる複数のメインワード線と、
アドレス信号をデコードして上記メインワード線の行選択信号と上記サブワード線の行選択信号を発生するロウデコーダと、
バーンイン状態においてバーンイン用ストレス電圧を上記メインワード線の線間へ印加する電圧印加回路とを備え、
さらに、外部から入力されるバーンインモード信号と上記アドレス信号に呼応して、ストレス印加開始信号を発生するとともに上記ストレス電圧を上記メインワード線の1本おきに分けて発生するバーンインモード判定回路と、上記バーンインモード判定回路で発生された上記ストレス電圧を上記メインワード線へ1本おきに分けて供給する配線回路と、上記ストレス印加開始信号に呼応して上記ロウデコーダを上記メインワード線から切り離してから上記ストレス電圧を上記メインワード線へ1本おきに印加するメインワード線々間電圧制御回路を備えたことを特徴とする半導体記憶装置。 - 上記半導体記憶装置は、上記メインワード線と上記複数のサブワード線を階層ワード線構造に形成したダイナミック・ランダムアクセスメモリであるであることを特徴とする請求項1〜3のいずれかに記載の半導体記憶装置。
- 上記ストレス電圧は、通常動作状態における外部ロウアドレスストローブ制御信号のクロックパルス幅よりも長い繰返電圧であることを特徴とする請求項1又は2に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19540998A JP4153091B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置 |
US09/212,310 US6414888B2 (en) | 1998-07-10 | 1998-12-16 | Semiconductor storage device having burn-in mode |
KR1019990007852A KR100294414B1 (ko) | 1998-07-10 | 1999-03-10 | 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19540998A JP4153091B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2000030494A JP2000030494A (ja) | 2000-01-28 |
JP2000030494A5 JP2000030494A5 (ja) | 2005-10-06 |
JP4153091B2 true JP4153091B2 (ja) | 2008-09-17 |
Family
ID=16340629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19540998A Expired - Fee Related JP4153091B2 (ja) | 1998-07-10 | 1998-07-10 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6414888B2 (ja) |
JP (1) | JP4153091B2 (ja) |
KR (1) | KR100294414B1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001143497A (ja) * | 1999-11-17 | 2001-05-25 | Hitachi Ltd | 半導体記憶装置 |
KR100390738B1 (ko) * | 2000-06-07 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체 메모리 집적 회로 |
JP3695307B2 (ja) * | 2000-10-25 | 2005-09-14 | セイコーエプソン株式会社 | 配線基板、表示装置、半導体チップ及び電子機器 |
KR100464946B1 (ko) * | 2000-12-30 | 2005-01-05 | 주식회사 하이닉스반도체 | 번-인 테스트 방법 |
US6909648B2 (en) | 2002-03-19 | 2005-06-21 | Broadcom Corporation | Burn in system and method for improved memory reliability |
US8120976B2 (en) * | 2006-08-28 | 2012-02-21 | Samsung Electronics Co., Ltd. | Line defect detection circuit for detecting weak line |
KR101699539B1 (ko) * | 2015-12-30 | 2017-02-13 | (주)솔레이어 | 나노 여과 모듈 및 이를 이용한 농축 방법 |
KR102652802B1 (ko) * | 2016-11-01 | 2024-04-01 | 에스케이하이닉스 주식회사 | 웨이퍼 번인 테스트 회로 및 이를 포함하는 반도체 장치 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0756759B2 (ja) * | 1990-12-27 | 1995-06-14 | 株式会社東芝 | スタティック型半導体記憶装置 |
KR100206710B1 (ko) * | 1996-09-23 | 1999-07-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트 회로 |
KR100228530B1 (ko) * | 1996-12-23 | 1999-11-01 | 윤종용 | 반도체 메모리 장치의 웨이퍼 번인 테스트회로 |
JPH10228773A (ja) * | 1997-02-14 | 1998-08-25 | Hitachi Ltd | ダイナミック型ram |
-
1998
- 1998-07-10 JP JP19540998A patent/JP4153091B2/ja not_active Expired - Fee Related
- 1998-12-16 US US09/212,310 patent/US6414888B2/en not_active Expired - Fee Related
-
1999
- 1999-03-10 KR KR1019990007852A patent/KR100294414B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2000030494A (ja) | 2000-01-28 |
US6414888B2 (en) | 2002-07-02 |
US20010045570A1 (en) | 2001-11-29 |
KR20000011195A (ko) | 2000-02-25 |
KR100294414B1 (ko) | 2001-07-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050425 |
|
A621 | Written request for application examination |
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|
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|
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