JPH06195999A - 半導体メモリ装置のバーンインテスト方法及びそのための回路 - Google Patents

半導体メモリ装置のバーンインテスト方法及びそのための回路

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JPH06195999A
JPH06195999A JP5184585A JP18458593A JPH06195999A JP H06195999 A JPH06195999 A JP H06195999A JP 5184585 A JP5184585 A JP 5184585A JP 18458593 A JP18458593 A JP 18458593A JP H06195999 A JPH06195999 A JP H06195999A
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Yun-Ho Choi
潤 浩 崔
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Abstract

(57)【要約】 【目的】 短時間で十分なバーンインテストを実施する
ことのできる半導体メモリ装置及びそのバーンインテス
ト方法を提供する。 【構成】 バーンインテスト時に所定の高電圧をチップ
の特定ピンに印加し、其によってバーンインテストモー
ドを感知し、バーンインエネーブル信号を出力するバー
ンインエネーブル回路と、バーンインエネーブル信号に
従ってアドレスストローブ信号の入力をディスエーブル
させるリセットクロック発生回路を備え、全てのワード
線に一括的にストレス電圧を加えることを可能にしてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置のバー
ンインテストに関するもので、特にバーンインテストを
遂行するための回路及びその方法に関するものである。
【０００２】
【従来の技術】半導体メモリ装置におけるメモリセルア
レイの欠陥発生率は、工程上の問題やその他の理由等に
より、チップの高集積化に比例して増加する。よく知ら
れているように、チップの高集積化に伴って一つのチッ
プ内に構成される各トランジスタの大きさはますます小
さくなっている。このように縮小されたトランジスタに
高電位の外部電源電圧が印加されると、強電界（electr
ic filed）などのストレスが大きくなってトランジスタ
の不良発生が増加する。このことを逆に利用して、メモ
リセル欠陥を初期に検出して半導体チップの信頼性を確
保するために、チップの完成後にバーンインテストが実
施されている。このようなバーンインテストは、チップ
の完成後に高温の状況下で外部電源電圧以上の高電圧を
長時間メモリセルトランジスタのゲートに印加するテス
ト方法で、これを行うことにより、チップ内の各構成素
子に印加されるストレスが倍加されるので潜在的不良を
持つチップを除外することができる。
【０００３】通常、このようなテスト方法は次のように
実施されている。現在のＤＲＡＭでは、ローアドレスス
トローブ信号バーＲＡＳの一周期で一定数のワード線が
論理“ハイ”にエネーブルされリセットされるようにな
っている。すなわち、複数の行ずつが順々に論理“ハ
イ”にエネーブルされるが、同時に全てのワード線がエ
ネーブルされるようにはなっていない。具体的に、４メ
ガＤＲＡＭのチップ構成を示す図４を参照して説明すれ
ば、その構成は、通常、マトリックス形態で配列された
４個のサブメモリセルアレイを備え、それぞれのサブメ
モリセルアレイは１０２４個の行で構成されており、各
サブメモリセルアレイの第１行から順次に１０２４行目
までエネーブルされるようになっている。
【０００４】すなわち、一つのローアドレスストローブ
信号バーＲＡＳがアクティブ信号となると、各サブメモ
リセルアレイのそれぞれ第１行がアクティブとなり、ロ
ーアドレスストローブ信号バーＲＡＳがプリチャージ信
号となると、各サブメモリセルアレイのそれぞれ第１行
はリセットされる。その後、次のローアドレスストロー
ブ信号バーＲＡＳがアクティブ信号となると各サブメモ
リセルアレイのそれぞれ第２行がアクティブとなり、こ
のような動作の繰り返しによりすべてのメモリセルアレ
イが順次にアクティブされてバーンインテストが進行す
る。例えば、バーンイン時間を約７２時間程度（これは
チップの製造会社によって異なり、チップの特性に応じ
て適宜決められる）とすれば、アクセスされる各トラン
ジスタは約４．２分ずつ（７２時間÷１０２４＝４．２
分）の高電圧ストレスを受けることになる。
【０００５】しかし、このような方式はチップ内に構成
されるメモリセルの数が増加すればその分バーンイン時
間が増加することになる。すなわち、１６メガＤＲＡＭ
の場合、アクセスされる各トランジスタに約４．２分程
度のストレス時間を与えるためには２８８時間（７２×
４）のバーンイン時間がかかり、６４メガＤＲＡＭの場
合には５７６時間（７２×８）のバーンイン時間がかか
ることになり、今後チップの集積度が一層増大して行く
ことを勘案すればどうしても解決しなければならない課
題である。このように従来のバーンインテスト方法で
は、十分な信頼性を確保するためにはバーンイン時間の
増大は避けられず、短時間で効率的なテストを行うこと
ができない。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、バーンインテストを最小の時間で効率的に遂行す
ることのできる半導体メモリ装置を提供することにあ
る。本発明の他の目的は、最小の時間で十分な信頼性の
あるバーンインテストを遂行することのできる半導体メ
モリ装置を提供することにある。本発明のまた他の目的
は、所定時間の間にすべてのメモリセルアレイに効果的
にストレスを印加できる半導体メモリ装置を提供するこ
とにある。本発明のまた他の目的は、所定時間の間にす
べてのメモリセルアレイに効果的にストレスを印加する
半導体メモリ装置のバーンインテスト方法を提供するこ
とにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体メモリ装置のバーンインテス
ト方法において、チップに接続されている多数のピンの
中の特定ピンに外部電源電圧以上の高電圧が印加される
時にバーンインエネーブル信号を出力する第１ステップ
と、ローアドレスストローブ信号の第１の入力に同期し
て入力されるローアドレスにより第１のワード線をエネ
ーブルさせる第２ステップと、バーンインエネーブル信
号により第１のワード線のエネーブル動作を継続して維
持する第３ステップと、ローアドレスストローブ信号の
第２の入力に同期して入力されるローアドレスにより第
２のワード線をエネーブルさせる第４ステップと、前記
特定ピンへの高電圧の印加がなくなった時に、論理的に
反転状態とされるバーンインエネーブル信号により第１
及び第２のワード線をディスエーブルさせる第５ステッ
プとを含んでなることを特徴とする。
【０００８】また、他の目的を達成するために本発明
は、ローアドレスストローブ信号に同期して入力される
ローアドレスとプリチャージ用のリセット信号とをそれ
ぞれ入力として所定のワード線をエネーブルさせるワー
ド線駆動器を有する半導体メモリ装置において、チップ
の特定ピンに外部電源電圧以上の高電圧が印加された時
に第１電圧レベルのバーンインエネーブル信号を発生す
るバーンインエネーブル回路と、バーンインエネーブル
信号及びローアドレスストローブ信号を基にして発生さ
れる内部信号であるローアドレスマスタクロック信号を
それぞれ入力とし、バーンインエネーブル信号が第１電
圧レベルの信号で印加される時にローアドレスストロー
ブ信号の入力をディスエーブルさせるワード線駆動器の
リセットクロック発生回路とを備え、バーンインエネー
ブル信号が第１電圧レベルで出力されている間にメモリ
セルアレイ内の全てのメモリセルトランジスタのバーン
インテストが遂行されるようになっていることを特徴と
する。
【０００９】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。図１は本発明に係るバーンイ
ンエネーブル回路を示し、図２はチップ内のすべてのワ
ード線を選択し、リセットするためのワード線駆動器の
リセットクロック発生回路を示す。
【００１０】本発明によるバーンインテストのための回
路及びその方法を詳細に説明する。従来の技術によるバ
ーンインテスト方法では、一本のワード線がエネーブル
された後、次のワード線がエネーブルされると先のワー
ド線はディスエーブルされるようになっている。しか
し、本発明によるバーンインテスト方法では、一度エネ
ーブルされたワード線は次のワード線がエネーブルされ
てもバーンインエネーブル信号がディスエーブルされる
までは継続してエネーブルされるようになっている。
【００１１】すなわち、より具体的には、まず、チップ
内にバーンインエネーブル回路が備えられ、チップの多
数のピンのうちいずれか一つに接続される。そして、こ
のバーンインエネーブル回路は、後述のように、外部か
ら供給される電源電圧以上の高電圧が接続されたピンに
印加されるとバーンインテストモードであることを感知
しバーンインエネーブル信号を出力する。このバーンイ
ンエネーブル信号は前記ピンに高電圧が印加されている
間は継続して出力され、そして、当該ピンに高電圧の印
加がなくなるとバーンインエネーブル信号は出力されな
いようになっている。
【００１２】各ワード線はローアドレスストローブ信号
バーＲＡＳに同期して入力されるローアドレスによって
エネーブルされるが、この動作はローアドレスが入力さ
れるワード線駆動器によって行なわれる。バーンインテ
ストモードにおいて、メモリセルアレイ内の第１行にス
トレス電圧を印加するためにローアドレスストローブ信
号バーＲＡＳに同期して第１行を指定するローアドレス
が入力されると、第１行に該当する第１のワード線がエ
ネーブルされる。そして、メモリセルアレイ内の第２行
にストレスを印加するため、ローアドレスストローブ信
号バーＲＡＳはプリチャージ信号にリセットされた後、
再度アクティブ信号となる。しかし、ローアドレススト
ローブ信号バーＲＡＳがプリチャージ信号となっても第
１のワード線のエネーブル動作は継続して維持されるよ
うになっている。これはバーンインエネーブル信号がワ
ード線駆動器をリセットさせる信号を制御してワード線
駆動器の動作を継続させるからである。
【００１３】そして、第２のローアドレスストローブ信
号バーＲＡＳに同期して第２行を指定するローアドレス
が入力されることによって、第２行に該当する第２のワ
ード線がエネーブルされる。つまり、第１のワード線と
第２のワード線は同時にエネーブルされている。さら
に、メモリセルアレイ内の第３行にストレス電圧を印加
するため、ローアドレスストローブ信号バーＲＡＳはプ
リチャージ信号にリセットされた後、再度アクティブ信
号となる。このとき、ローアドレスストローブ信号バー
ＲＡＳがプリチャージ信号となっても同様の動作によ
り、第１及び第２のワード線は継続してエネーブルに維
持される。そして、第３のローアドレスストローブ信号
バーＲＡＳに同期して第３行を指定するローアドレスが
入力されることによって、第３行に該当するワード線が
エネーブルされる。つまり、第１、第２及び第３のワー
ド線が同時にエネーブルされている。
【００１４】このように同様な動作を繰り返してメモリ
セルアレイ内のすべてのワード線にストレス電圧が順々
に印加され、一度エネーブルされたワード線はバーンイ
ンテスト動作が終了するまでエネーブルに維持されてい
る。従って、バーンインテストの遂行時間を従来技術に
よるバーンインテスト方法より短縮できるだけではな
く、一つのメモリセルトランジスタにストレス電圧を長
時間印加できるので、バーンインテストの効率及び信頼
性が一層向上する。
【００１５】バーンインテストを遂行するために、チッ
プの特定ピン（これはアドレスが入力されるピンを利用
することができる）に高電圧が印加されると、チップの
バーンインテストモードを感知するようになっている
が、この感知動作は、図１に示すバーンインエネーブル
回路によって容易に実現される。このバーンインエネー
ブル回路は、電源電圧Ｖｃｃ端に制御端子が接続された
プルアップトランジスタ（ＰＭＯＳトランジスタ）Ｐ
１、ＮＭＯＳトランジスタＮ４からなるＣＭＯＳ回路
と、チップの特定アドレスの入力ピンと前記ＣＭＯＳ回
路のプルアップ端子との間に直列接続するダイオード回
路Ｎ１、Ｎ２、Ｎ３と、前記ＣＭＯＳ回路の出力を駆動
しバーンインエネーブル信号φＢＥを出力する駆動回路
Ｉ１、Ｉ２とから構成されている。
【００１６】このバーンインエネーブル回路の動作は次
の通りである。バーンインテストモードでない時、前記
特定ピンに入力される電圧レベルは通常−１ｖからＶｃ
ｃ＋１ｖ程度なので、駆動回路Ｉ１、Ｉ２の出力信号は
論理“ロウ”になり、バーンインエネーブル信号φＢＥ
は発生しない。しかし、バーンインテスト時に前記特定
ピンにＶｃｃ＋３Ｖｔｎ＋Ｖｔｐ（３Ｖｔｎ；ダイオー
ド回路Ｎ１、Ｎ２、Ｎ３のしきい電圧、Ｖｔｐ；プルア
ップトランジスタＰ１のしきい電圧）以上の高電圧が印
加されるとＣＭＯＳ回路内のプルアップトランジスタＰ
１が導通され、駆動回路Ｉ１、Ｉ２から論理“ハイ”の
バーンインエネーブル信号φＢＥが発生する。
【００１７】図２はリセットクロック発生回路を示す図
である。リセットクロック発生回路はバーンインエネー
ブル信号φＢＥが入力されている間、すべてのワード線
のリセットを防止するためのもので、これは、ローアド
レスマスタクロック信号φＲＡＳとバーンインエネーブ
ル信号φＢＥとを入力とするＮＯＲゲートＮＯ１と、Ｎ
ＯＲゲートＮＯ１の出力端に接続されたインバータＩ１
１とからなる。このとき、ローアドレスマスタクロック
信号φＲＡＳは同図下部のタイミング図に示されるよう
にローアドレスストローブ信号を基にして発生される内
部信号である。インバータＩ１１の出力端からワード線
駆動器のリセット信号φＲＳＴが出力され、このリセッ
ト信号φＲＳＴは後述するワード線駆動器を通じてワー
ド線をエネーブル及びディスエーブルさせる。
【００１８】リセット信号φＲＳＴはバーンインエネー
ブル信号φＢＥが論理“ロウ”で入力される時（すなわ
ち、バーンインエネーブル信号φＢＥが発生されない、
バーンインテストモードではない時）、ローアドレスマ
スタクロック信号である信号φＲＡＳと位相が等しいの
で、ローアドレスストローブ信号バーＲＡＳのプリチャ
ージ周期の間は論理“ロウ”となりワード線駆動器をリ
セットさせる。一方、論理“ハイ”のバーンインエネー
ブル信号φＢＥが入力されている間はリセット信号φＲ
ＳＴは継続して論理“ハイ”に維持されるので、ローア
ドレスストローブ信号バーＲＡＳのプリチャージ周期の
間もワード線駆動器はリセットされない。
【００１９】これはワード線駆動器を示した図４の回路
を参照すると容易に理解できる。本発明に適用されるワ
ード線駆動器は、本出願人により１９９１年１１月２１
日に出願された韓国特許出願番号第９１−２０８２８号
に開示されているワード線駆動回路と同様のものにより
実施できる。すなわち、図３のリセット信号φＲＳＴを
制御入力とするプルアップ用のＰＭＯＳトランジスタＰ
１１は、論理“ハイ”のリセット信号φＲＳＴが入力さ
れる時に遮断されノードＤ１は論理“ロウ”となる。そ
の結果、ワード線Ｗ／Ｌを駆動するノードＤ２は論理
“ロウ”となる。なお、図３において信号φＲＡ、φＲ
Ｂ、φＲＣはローアドレスのデコーディング信号で、信
号φＸｉはワード線ブースティング信号である。
【００２０】したがって、論理“ハイ”のリセット信号
φＲＳＴが入力される間、ワード線Ｗ／Ｌは継続して論
理“ハイ”にエネーブルされるようになる。このとき、
ワード線Ｗ／Ｌに供給される電圧Ｖｐｐはチップ内に備
えられるリング発振器によって駆動されるチャージポン
プ回路により継続して論理“ハイ”を維持されるので、
いったん選択されたワード線Ｗ／Ｌは論理“ハイ”のバ
ーンインエネーブル信号φＢＥが論理“ロウ”になるま
で継続して論理“ハイ”に維持され、メモリセルアレイ
内の最後の行を指定するローアドレスが入力される時に
はチップの全てのワード線Ｗ／Ｌが論理“ハイ”にエネ
ーブルされることになる。そして、論理“ハイ”にエネ
ーブルされたワード線Ｗ／Ｌの論理状態はバーンインエ
ネーブル信号φＢＥの発生が終了すると同時に論理“ロ
ウ”となる。バーンインエネーブル信号φＢＥは、図１
の特定ピンに印加されるＶｃｃ＋３Ｖｔｎ＋Ｖｔｐ以上
の高電圧を遮断することによって発生しなくなる。
【００２１】本発明は従来技術とは異なり、ワード線を
論理“ハイ”にエネーブルさせた後はバーンインテスト
が終了するまでリセットさせないようになっており、ま
た、一つのメモリセルアレイ内のすべてのワード線を同
時にアクティブさせることにより、バーンイン時間が実
際のストレス時間と等しくなっている。よって、本発明
によって実施されるバーンインテストは短時間で済むと
同時に、最小のバーンイン時間で十分な信頼性を確保す
ることができる。
【００２２】なお、上記図１及び図２は本発明によるバ
ーンインテスト方法を実現するための最適の実施例とし
て提示されたものであるが、その回路の構成においては
同一の技術的思想下で、例えばダイオードの個数を調整
する等のような多様な実施例が可能である。また、上記
バーンインエネーブル信号は、チップのアドレス入力ピ
ンのうちいずれか一つのピンを用いればよいことは言う
までもない。
【００２３】
【発明の効果】以上のように本発明は、メモリセルアレ
イ内のワード線をすべて同時に論理“ハイ”にエネーブ
ルさせることができるので、バーンイン時間を節約する
ことができ、短時間で十分なバーンインテストを行うこ
とができるという効果がある。特に、１６メガ、６４メ
ガ、２５６メガ級以上の超高集積半導体メモリ装置にお
いて一層効果がある。
【図面の簡単な説明】
【図１】本発明の実施例によるバーンインエネーブル回
路を示す回路図。
【図２】本発明の実施例によるワード線駆動器のリセッ
トクロック発生回路を示す回路図。
【図３】本発明の実施例に用いられるワード線駆動器の
詳細な回路図。
【図４】一般的な４メガＤＲＡＭのチップ構成図。
【符合の説明】
Ｎ１、Ｎ２、Ｎ３ ダイオード回路 Ｐ１ プルアップトランジスタ Ｎ４ ＮＭＯＳトランジスタ ＮＯ１ ＮＯＲゲート Ｉ１、Ｉ２ 駆動回路 Ｉ１１ インバータ φＢＥ バーンインエネーブル信号 φＲＡＳ ローアドレスマスタクロック信号 φＲＳＴ リセット信号 バーＲＡＳ ローアドレスストローブ信号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置のバーンインテスト方
    法において、 チップに接続されている多数のピンの中の特定ピンに外
    部電源電圧以上の高電圧が印加される時にバーンインエ
    ネーブル信号を出力する第１ステップと、 ローアドレスストローブ信号の第１の入力に同期して入
    力されるローアドレスにより第１のワード線をエネーブ
    ルさせる第２ステップと、 バーンインエネーブル信号により第１のワード線のエネ
    ーブル動作を継続して維持する第３ステップと、 ローアドレスストローブ信号の第２の入力に同期して入
    力されるローアドレスにより第２のワード線をエネーブ
    ルさせる第４ステップと、 前記特定ピンへの高電圧の印加がなくなった時に、論理
    的に反転状態とされるバーンインエネーブル信号により
    第１及び第２のワード線をディスエーブルさせる第５ス
    テップとを含んでなることを特徴とする半導体メモリ装
    置のバーンインテスト方法。
  2. 【請求項２】 特定ピンは、アドレスが入力されるピン
    のうちの一つである請求項１記載の半導体メモリ装置の
    バーンインテスト方法。
  3. 【請求項３】 Ｎ（Ｎ＝１、２、３、４、…）本のワー
    ド線からなるメモリセルアレイと、ローアドレスデコー
    ディング信号及びリセット信号をそれぞれ入力するワー
    ド線駆動器とを有する半導体メモリ装置のバーンインテ
    スト方法において、 チップに接続されている多数のピンの中の特定ピンに外
    部電源電圧以上の高電圧が印加された時にバーンインエ
    ネーブル信号を出力する第１ステップと、 バーンインエネーブル信号によりワード線駆動器のリセ
    ット動作を行わないようにする第２ステップと、 ローアドレスストローブ信号の第１の入力に同期して入
    力されるローアドレスにより第１のワード線をエネーブ
    ルさせる第３ステップと、 第１のワード線がエネーブルされている間、ローアドレ
    スストローブ信号の第２の入力に同期して入力されるロ
    ーアドレスにより第２のワード線をエネーブルさせる第
    ４ステップと、 第１及び第２のワード線が同時にエネーブルされている
    間、ローアドレスストローブ信号の第３の入力に同期し
    て入力されるローアドレスにより第３のワード線をエネ
    ーブルさせる第５ステップと、 第１、第２、第３、…、第Ｎ−１のワード線が同時にエ
    ネーブルされている間、ローアドレスストローブ信号の
    第Ｎの入力に同期して入力されるローアドレスにより第
    Ｎのワード線をエネーブルさせる第６ステップとを少な
    くとも含むことを特徴とする半導体メモリ装置のバーン
    インテスト方法。
  4. 【請求項４】 ローアドレスストローブ信号に同期して
    入力されるローアドレスとプリチャージ用のリセット信
    号とをそれぞれ入力として所定のワード線をエネーブル
    させるワード線駆動器を有する半導体メモリ装置におい
    て、 チップの特定ピンに外部電源電圧以上の高電圧が印加さ
    れた時に第１電圧レベルのバーンインエネーブル信号を
    発生するバーンインエネーブル回路と、バーンインエネ
    ーブル信号及びローアドレスストローブ信号を基にして
    発生される内部信号であるローアドレスマスタクロック
    信号をそれぞれ入力とし、バーンインエネーブル信号が
    第１電圧レベルの信号で印加される時にローアドレスス
    トローブ信号の入力をディスエーブルさせるワード線駆
    動器のリセットクロック発生回路とを備え、バーンイン
    エネーブル信号が第１電圧レベルで出力されている間に
    メモリセルアレイ内の全てのメモリセルトランジスタの
    バーンインテストが遂行されるようになっていることを
    特徴とする半導体メモリ装置。
  5. 【請求項５】 バーンインエネーブル回路は、 電源電圧端に制御端子が接続されるＣＭＯＳ回路と、 チップの特定ピンと前記ＣＭＯＳ回路内のプルアップ端
    子との間に直列接続されるダイオード回路と、 前記ＣＭＯＳ回路の出力を駆動しバーンインエネーブル
    信号を出力する駆動回路とからなる請求項４記載の半導
    体メモリ装置。
  6. 【請求項６】 ワード線駆動器のリセットクロック発生
    回路は、ローアドレスマスタクロック信号とバーンイン
    エネーブル信号とが入力されるＯＲ回路である請求項４
    又は請求項５記載の半導体メモリ装置。
JP5184585A 1992-07-31 1993-07-27 半導体メモリ装置のバーンインテスト方法及びそのための回路 Pending JPH06195999A (ja)

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