CN102110483A

CN102110483A - Eeprom的测试电路及其测试方法

Info

Publication number: CN102110483A
Application number: CN2009102020244A
Authority: CN
Inventors: 傅志军; 刘晶; 顾明
Original assignee: Shanghai Huahong Integrated Circuit Co Ltd
Current assignee: Shanghai Huahong Integrated Circuit Co Ltd
Priority date: 2009-12-24
Filing date: 2009-12-24
Publication date: 2011-06-29
Anticipated expiration: 2029-12-24
Also published as: CN102110483B

Abstract

本发明公开了一种EEPROM的测试电路，包括四个晶体管和三个电阻；第一晶体管为PMOS，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；第二晶体管为NMOS，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；第三晶体管为NMOS，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；第四晶体管为NMOS，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；第二电阻的两端分别连接第一晶体管的源极和栅极；所述内部高压端连接EEPROM电路。本发明结构简单、实施方便，可以对故障EEPROM进行问题定位。

Description

EEPROM的测试电路及其测试方法

技术领域

本发明涉及一种半导体集成电路的ATE(Automatic Test Equipment，自动测试设备)，特别是涉及一种EEPROM的测试电路。

背景技术

随着SOC(System On Chip，系统级芯片、片上系统)的集成度越来越高，其测试可行性、测试时间和测试功耗越来越受到人们的关注。特别是针对SOC上的非易失性存储器(Non Volatile Memory，NVM)的测试和问题定位，更显得尤为重要。

大多数芯片在设计时，往往没有过多地考虑其DFT(Design For Test，可测试设计)。这样在流片后，一旦出现问题，就需要花大量人力、物力去做问题定位。但缺少DFT电路的芯片很难找出问题所在，从而整颗芯片全部失效。因此对于半导体集成电路而言，在设计时加入DFT电路，就显得尤为重要。

EEPROM是一种非易失性存储器，广泛应用于半导体集成电路之中。EEPROM在读取时只需要低电压Vcc(例如5V)供电，在擦写时则需要高电压Vpp(例如16V)供电。请参阅图1，Vcc表示EEPROM电路的接入电压(供电电压)，Vpp表示EEPROM电路的擦写电压。EEPROM中具有高压产生电路，用于将接入电压Vcc抬升至擦写电压Vpp。接入电压Vcc和擦除电压Vpp再连接各自的负载。

发明内容

本发明所要解决的技术问题是提供一种EEPROM的测试电路，可以对EEPROM的擦写功能进行测试，还可以校准接入电压Vec和擦写电压Vpp。

为解决上述技术问题，本发明EEPROM的测试电路包括四个晶体管和三个电阻；

第一晶体管为高压PMOS晶体管，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；

第二晶体管为高压NMOS晶体管，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；

第三晶体管为高压NMOS晶体管，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；

第四晶体管为高压NMOS晶体管，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；

第二电阻的两端分别连接第一晶体管的源极和栅极；

所述内部高压端连接EEPROM电路。

当内部高压使能端关闭时，内部高压端的电压值为EEPROM电路的接入电压；当内部高压使能端开启时，内部高压端的电压值为EEPROM电路的擦写电压。

当外部高压使能端开启时，外部高压端的电压值为外加的外部高压信号，该外部高压信号的电压值大于或等于EEPROM的擦写电压的电压值；当外部高压使能端关闭时，外部高压端为零电压。

上述EEPROM的测试电路的测试方法为：

当内部高压使能端关闭、且外部高压使能端关闭时，内部高压端的接入电压使得第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端的接入电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经由第一电阻，可以测量得到EEPROM电路的接入电压的电压值；

当内部高压使能端开启、且外部高压使能端关闭时，内部高压端的擦写电压使得第一晶体管中由漏极和衬底所形成的二极管导通，而其衬底与源极相连，这样内部高压端的擦写电压就在损失所述二极管导通电压后传输到了第一晶体管的源极；在外部高压端经由第一电阻，可以测量得到EEPROM电路的擦写电压的电压值；

当内部高压使能端开启、且外部高压使能端开启时，从外部高压端沿着串联的第一电阻、第二电阻、第三电阻、第三晶体管、第四晶体管一直到地线的通路上产生电流；该电流在第二电阻两端的电压差使得第一晶体管导通；外部高压端的外加高压信号经由第一电阻，在第一晶体管导通的情况下，传输到了内部高压端，从而使内部高压端的电压值从接入电压提升到或高于擦写电压。

本发明通过简单的电路设计实现了一种EEPROM的测试电路，并提供了三种测试方法。通过本发明所设计的测试电路，既可以对故障EEPROM进行问题定位，同时又可以校准EEPROM内部的接入电压Vcc和擦写电压Vpp的电压值。

附图说明

图1是EEPROM电路中接入电压、擦写电压的示意图；

图2是本发明EEPROM的测试电路的示意图。

图中附图标记说明：

Vcc为EEPROM电路的接入电压；Vpp是EEPROM电路的擦写电压；VHH为内部高压端；HVEN为内部高压使能端；EEVPP为外部高压端；EEVPPEN为外部高压使能端；GND为地线；M1为第一晶体管；M2为第二晶体管；M3为第三晶体管；M4为第四晶体管；R1为第一电阻；R2为第二电阻；R3为第三电阻。

具体实施方式

请参阅图2，本发明EEPROM的测试电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第一电阻R1、第二电阻R2、第三电阻R3，各部分之间的连接关系如下：

第一晶体管M1为PMOS，其漏极连接内部高压端VHH，其衬底和源极相连接，源极通过第一电阻R1连接到外部高压端EEVPP；

第二晶体管M2为NMOS，其漏极通过第一电阻R1连接到外部高压端EEVPP，其衬底和源极、栅极相连接并接地；第二晶体管M2对整个测试电路起到静电防护(ESD)的作用；

第三晶体管M3为NMOS，其漏极通过第三电阻R3连接到第一晶体管M1的栅极，其源极连接第四晶体管M4的漏极，其栅极连接内部高压使能端HVEN，其衬底接地；

第四晶体管M4为NMOS，其漏极连接第三晶体管M3的源极，其衬底和源极相连接并接地，其栅极连接外部高压使能端EEVPPEN；

第二电阻R2的两端分别连接第一晶体管M1的源极和栅极；

所述内部高压端VHH连接EEPROM电路。

所述的第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4均为高压增强型MOS晶体管，所谓高压是指晶体管的工作电压Vdd通常大于或等于10V，而普通的MOS晶体管工作电压Vdd例如为1.8V、3.3V等。

所述第一电阻R1的阻值为100KΩ～500KΩ。

所述第二电阻R2的阻值满足：当外部高压端EEVPP的外部高压信号从串联的第一电阻R1、第二电阻R2、第三电阻R3、第三晶体管M3、第四晶体管M4逐步分压至地线GND时，第二电阻R2两端所分的电压大于或等于第一晶体管M1的阈值电压。技术人员可以根据串联电路的分压原理，方便地选择各电阻和晶体管。

当内部高压使能端HVEN关闭时，内部高压端VHH的电压值为EEPROM电路的接入电压Vcc；当内部高压使能端HVEN开启时，内部高压端VHH的电压值为EEPROM电路的擦写电压Vpp。为了满足这一点，内部高压端VHH与EEPROM电路之间的连接节点可以是下面任意一种。

例如，本发明所述测试电路的内部高压端VHH始终连接到EEPROM电路中的高压产生电路的输出端(如图1所示)。当内部高压使能端HVEN开启时，EEPROM电路中的高压产生电路工作，输出端为擦写电压Vpp。当内部高压使能端HVEN关闭时，EEPROM电路中的高压产生电路停止工作，输出端等于输入端为接入电压Vcc。

又如，本发明所述测试电路的内部高压端VHH连接到EEPROM电路中的不同节点。当内部高压使能端HVEN开启时，所述内部高压端VHH连接到EEPROM电路中的擦写电压端，所述擦写电压端可以是EEPROM电路中任意电压值为擦写电压Vpp的位置。当内部高压使能端HVEN关闭时，所述内部高压端VHH连接到EEPROM电路中的接入电压端，所述接入电压端可以是EEPROM电路中任意电压值为接入电压Vcc的位置。

当外部高压使能端EEVPPEN开启时，外部高压端EEVPP的电压值为外加的外部高压信号，该外部高压信号的电压值大于或等于EEPROM的擦写电压Vpp的电压值；当外部高压使能端EEVPPEN关闭时，外部高压端EEVPP为零电压。

图2所示的EEPROM的测试电路的测试方法分为三种情况。

第一种情况，当内部高压使能端HVEN关闭(无信号)、且外部高压使能端EEVPPEN关闭(无信号)时，第三晶体管M3和第四晶体管M4均关闭，从外部高压端EEVPP沿着串联的第一电阻R1、第二电阻R2、第三电阻R3、第三晶体管M3、第四晶体管M4一直到地线GND的通路上没有电流。但内部高压端VHH的电压值为EEPROM的接入电压Vcc，该电压使得第一晶体管M1中由漏极(p型)和衬底(n型)所形成的二极管导通，而第一晶体管M1的衬底与源极相连，这样内部高压端VHH的接入电压Vcc就在损失所述二极管导通电压Vt后传输到了第一晶体管M1的源极；在外部高压端EEVPP经由第一电阻R1，可以测量得到EEPROM电路的接入电压Vcc的电压值。这一种情况用于测量EEPROM电路中的接入电压Vcc是否正常。

第二种情况，当内部高压使能端HVEN开启(有信号)、且外部高压使能端EEVPPEN关闭(无信号)时，第三晶体管M3导通，第四晶体管M4关闭，从外部高压端EEVPP沿着串联的第一电阻R1、第二电阻R2、第三电阻R3、第三晶体管M3、第四晶体管M4一直到地线GND的通路上仍没有电流。但内部高压端VHH的电压值为EEPROM的擦写电压Vpp，该电压使得第一晶体管M1中由漏极(p型)和衬底(n型)所形成的二极管导通，而第一晶体管M1的衬底与源极相连，这样内部高压端VHH的擦写电压Vpp就在损失所述二极管导通电压Vt后传输到了第一晶体管M1的源极；在外部高压端EEVPP经由第一电阻R1，可以测量得到EEPROM电路的擦写电压Vpp的电压值。这一种情况用于测量EEPROM电路中的擦写电压Vpp是否正常。

显然，上述两种情况中，第一晶体管M1中由漏极和衬底所形成的二极管的导通电压Vt小于或等于EEPROM电路中的接入电压Vcc。

第三种情况，当内部高压使能端HVEN开启(有信号)、且外部高压使能端EEVPPEN开启(有信号)时，第三晶体管M3和第四晶体管M4导通，从外部高压端EEVPP沿着串联的第一电阻R1、第二电阻R2、第三电阻R3、第三晶体管M3、第四晶体管M4一直到地线GND的通路上产生电流。该电流在第二电阻R2两端的电压差大于或等于第一晶体管M1的阈值电压，此时第一晶体管M1导通。外部高压端的外加高压信号经由第一电阻R1，在第一晶体管M1导通的情况下，无损失地传输到了内部高压端，从而提升了内部高压端VHH的电压值。正常情况下内部高压端VHH原先的电压为EEPROM电路的擦写电压Vpp，提升后达到或高于EEPROM电路的擦写电压Vpp。这一种情况用于EEPROM电路中的擦写电压Vpp不正常时，本发明所述测试电路通过在外部高压端EEVPP施加外部高压信号，并根据已知的第一电阻R1、第一晶体管M1的相关参数，可以控制内部高压端VHH的电压值达到或高于正常的擦写电压Vpp，而该内部高压端VHH取代了EEPROM电路中的擦写电压端，为EEPROM中擦写电压的负载提供正常的擦写电压Vpp，并对EEPROM的擦写功能进行测试。

综上所述，本发明提供了一种EEPROM的测试电路及其测试方法。该测试电路结构简单，该测试方法实现方便，既可读出EEPROM电路中的接入电压和擦写电压，又可将外加高压施加到EEPROM电路中而对EEPROM电路的正常功能不产生任何影响，极大地方便了对出故障的EEPROM进行问题定位。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合，这些均视作为本发明的保护范围之内。

Claims

1.一种EEPROM的测试电路，其特征是，包括四个晶体管和三个电阻；

第一晶体管为PMOS，漏极连接内部高压端，衬底和源极相连接，源极通过第一电阻连接到外部高压端；

第二晶体管为NMOS，漏极通过第一电阻连接到外部高压端，衬底和源极、栅极相连接并接地；

第三晶体管为NMOS，漏极通过第三电阻连接到第一晶体管的栅极，源极连接第四晶体管的漏极，栅极连接内部高压使能端；

第四晶体管为NMOS，漏极连接第三晶体管的源极，衬底和源极相连接并接地，栅极连接外部高压使能端；

第二电阻的两端分别连接第一晶体管的源极和栅极；

所述内部高压端连接EEPROM电路。

2.根据权利要求1所述的EEPROM的测试电路，其特征是，当内部高压使能端关闭时，内部高压端的电压值为EEPROM电路的接入电压；当内部高压使能端开启时，内部高压端的电压值为EEPROM电路的擦写电压。

3.根据权利要求1所述的EEPROM的测试电路，其特征是，当外部高压使能端开启时，外部高压端的电压值为外加的外部高压信号，该外部高压信号的电压值大于或等于EEPROM的擦写电压的电压值；当外部高压使能端关闭时，外部高压端为零电压。

4.根据权利要求2所述的EEPROM的测试电路，其特征是，所述内部高压端始终连接到EEPROM电路中的高压产生电路的输出端；

当内部高压使能端开启时，EEPROM电路中的高压产生电路工作，输出端为擦写电压；

当内部高压使能端关闭时，EEPROM电路中的高压产生电路停止工作，输出端等于输入端为接入电压。

5.根据权利要求2所述的EEPROM的测试电路，其特征是，当内部高压使能端开启时，所述内部高压端连接到EEPROM电路中的擦写电压端；

当内部高压使能端关闭时，所述内部高压端连接到EEPROM电路中的接入电压端。

6.根据权利要求1所述的EEPROM的测试电路，其特征是，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管均为高压增强型MOS晶体管。

7.根据权利要求1所述的EEPROM的测试电路，其特征是，所述第一电阻的阻值为100KΩ～500KΩ。

8.根据权利要求1所述的EEPROM的测试电路，其特征是，所述第二电阻的阻值满足：当外部高压端的外部高压信号从串联的第一电阻、第二电阻、第三电阻、第三晶体管、第四晶体管逐步分压至地线时，第二电阻两端所分的电压大于或等于第一晶体管的阈值电压。

9.如权利要求2或3所述的EEPROM的测试电路的测试方法，其特征是，

当内部高压使能端开启、且外部高压使能端开启时，从外部高压端沿着串联的第一电阻、第二电阻、第三电阻、第三晶体管、第四晶体管一直到地线的通路上产生电流；该电流在第二电阻两端的电压差使得第一晶体管导通；外部高压端的外加高压信号经由第一电阻，在第一晶体管导通的情况下，传输到了内部高压端，从而使内部高压端的电压值从接入电压升高至或高于擦写电压。

10.根据权利要求9所述的EEPROM的测试电路的测试方法，其特征是，第一晶体管中由漏极和衬底所形成的二极管的导通电压小于或等于EEPROM电路中的接入电压。