CN103296666B - 静电放电保护电路 - Google Patents

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Abstract

本发明提供一种静电放电保护电路。该静电放电保护电路，包括：阻抗元件，耦接于接合垫以及电源线之间；第一箝位单元，耦接于该接合垫以及接地线之间；第二箝位单元，耦接于该接合垫以及该阻抗元件之间，用以将由正电压的静电放电脉冲所引起的静电放电电流从该接合垫传导至该第一箝位单元；以及第三箝位单元，耦接于该接合垫以及该接地线之间，用以将由负电压的静电放电脉冲所引起的静电放电电流从该接地线传导至该接合垫。本发明提供的静电放电保护电路可避免静电放电事件所造成的损害。

Description

静电放电保护电路
技术领域
本发明有关于一种静电放电（electrostatic discharge，ESD）保护电路，特别有关于具有高电源抑制比（power supply rejection ration，PSRR）的一种静电放电保护电路。
背景技术
对集成电路（integrated circuit，IC）而言，静电放电（electrostatic discharge，ESD）事件是重要的可靠度问题。为了符合器件级（component-level）静电放电的可靠度，在互补金属氧化物半导体（complementary metal oxide semiconductor，CMOS）集成电路的输入输出单元（I/O cell）以及电源／接地单元内设置芯片内静电放电保护电路。
随着集成电路装置的持续微型化，亚微米互补金属氧化物半导体技术的发展已朝向制造出具有浅结深、更薄的栅极氧化层、轻掺杂漏极（lightly-dopeddrain，LDD)结构、浅沟槽隔离（shallow trench isolation，STI）结构以及硅化工艺（silicide processes）的集成电路。然而，在上述的发展趋势下，集成电路却更易受到静电放电（electrostatic discharge，ESD）损害的影响。当过多的电荷快速地从输入/输出接脚传递至集成电路时，便会产生静电放电现象，而此现象会对内部电路造成损害。因此，可在芯片上设置静电放电保护电路来保护集成电路的内部电路以及元件，以避免静电放电事件所造成的损害。
发明内容
有鉴于此，本发明提供一种静电放电保护电路。
依据本发明一实施方式，提供一种静电放电保护电路，该静电放电保护电路，包括：阻抗元件，耦接于接合垫以及电源线之间；第一箝位单元，耦接于该接合垫以及接地线之间；第二箝位单元，耦接于该接合垫以及该阻抗元件之间，用以将由正电压的静电放电脉冲所引起的静电放电电流从该接合垫传导至该第一箝位单元；以及第三箝位单元，耦接于该接合垫以及该接地线之间，用以将由负电压的静电放电脉冲所引起的静电放电电流从该接地线传导至该接合垫。
依据本发明另一实施方式，提供一种静电放电保护电路，包括：电感，耦接于电源线以及接合垫之间；第一箝位单元，耦接于该接合垫以及接地线之间；第一电阻，耦接于该接合垫以及该第一箝位单元之间；以及第二箝位单元，与该第一电阻并联，用以将由正电压的静电放电脉冲所引起的静电放电电流从该接合垫传导至该第一箝位单元。
本发明提供的静电放电保护电路可避免静电放电事件所造成的损害。
附图说明
图1是根据本发明一实施例所述的静电放电保护电路的示意图。
图2是根据本发明另一实施例所述的静电放电保护电路的示意图。
图3是根据本发明另一实施例所述的静电放电保护电路的示意图。
图4是根据本发明另一实施例所述的静电放电保护电路的示意图。
图5是根据本发明另一实施例所述的静电放电保护电路的示意图。
图6是根据本发明另一实施例所述的静电放电保护电路的示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。
图1是根据本发明一实施例所述的静电放电保护电路（electrostaticdischarge，ESD）100的示意图。静电放电保护电路100设置在集成电路（integratedcircuit，IC）内，其中静电放电保护电路100能对集成电路的输入/输出（inter/output，I/O）接合垫（pad）20提供静电放电防护。静电放电保护电路100包括阻抗元件110以及箝位单元（clamp unit）120、箝位单元130与箝位单元140。在集成电路中，静电放电保护电路100经由电源线L1以及接地线L2而分别耦接于电源接合垫10以及接地接合垫30。当集成电路在正常操作下工作时，电源电压VDD施加在电源接合垫10上，而接地接合垫30接地（GND）。此外，本实施例中，集成电路上进一步设置有箝位单元40。箝位单元40耦接于电源线L1以及接地线L2之间，且箝位单元40能对集成电路的电源接合垫10以及接地接合垫30提供静电放电防护。在静电放电保护电路100中，阻抗元件110耦接于电源线L1以及节点n1之间，且阻抗元件110为高阻抗元件，用以对节点n1提供弱上拉（weak pull high）。箝位单元140耦接于节点n1以及接地线L2之间。箝位单元120耦接于节点n1以及输入/输出接合垫20之间。箝位单元120可将由正电压的静电放电脉冲所引起的静电放电电流从输入/输出接合垫20传导至箝位单元140，以便将由正电压的静电放电脉冲所引起的静电放电电流传导至接地线L2。此外，箝位单元130耦接于输入/输出接合垫20以及接地线L2之间，且箝位单元130可将由负电压的静电放电脉冲所引起的静电放电电流从接地线L2传导至输入/输出接合垫20。在一个实施例中，箝位单元140与箝位单元40具有相同的结构，以便简化设计的复杂度。在另一个实施例中，静电放电保护电路100进一步包括箝位单元40。
图2是根据本发明另一实施例所述的静电放电保护电路200的示意图。阻抗元件210包括耦接于电源线L1以及节点n1之间的电阻R1，其中电阻R1具有高电阻值（即高阻抗）。箝位单元220包括二极管链（diode chain），其中该二极管链由以串联方式连接的多个二极管形成。在箝位单元220中，每一个二极管是从输入/输出接合垫20至节点n1的顺向导通方向连接。于是，当正电压的静电放电脉冲发生在输入/输出接合垫20时，箝位单元220能将静电放电电流从输入/输出接合垫20传导至节点n1。此外，箝位单元230包括一个二极管，该二极管以顺向导通方向从接地线L2耦接至输入/输出接合垫20。所以，当负电压的静电放电脉冲发生在输入/输出接合垫20时，箝位单元230能够将静电放电电流从接地线L2传导至输入/输出接合垫20。在此实施例中，箝位单元220与箝位单元230内二极管的数量只是举例说明本发明，并非作为本发明的限制条件。此外，箝位单元220内的二极管可以由连接成二极管形式（diode-connected）的P沟道金属氧化物半导体（PMOS）晶体管形成，而箝位单元230内的二极管可以由连接成二极管形式的N沟道金属氧化物半导体（NMOS）晶体管形成。在此实施例中，正常操作下（即没有静电放电事件发生时），没有电流会流过箝位单元220与箝位单元230。因此，节点n1的电压V1上拉至电源电压VDD的电压电平。箝位单元240包括NMOS晶体管N1、NMOS晶体管N2与NMOS晶体管N3、PMOS晶体管P1以及电阻R2。NMOS晶体管N1的漏极和源极分别耦接于节点n1和接地线L2。PMOS晶体管P1的源极和漏极分别耦接于节点n1和NMOS晶体管N1的栅极，NMOS晶体管N2的漏极和源极分别耦接于NMOS晶体管N1的栅极和接地线L2，其中PMOS晶体管P1的栅极以及NMOS晶体管N2的栅极耦接在一起。电阻R2的一端耦接于节点n1，而电阻R2的另一端耦接于PMOS晶体管P1的栅极以及NMOS晶体管N2与NMOS晶体管N3的栅极。值得注意的是，NMOS晶体管N3的漏极与源极均耦接于接地线L2，于是NMOS晶体管N3可当作电容使用。在本发明的另一实施例中，NMOS晶体管N3可由电容代替，该电容耦接于PMOS晶体管P1的栅极以及接地线L2之间。在图2中，在输入/输出接合垫20上的信号的摆动电压（swing voltage）可以超过电源电压VDD的电压电平，且电阻R1可避免输入/输出接合垫20的信号的摆动电压影响到电源电压VDD。此外，电阻R1可以抑制高频噪声。此外，由于箝位单元220与箝位单元230为低负荷，静电放电保护电路200适用于射频（radio frequency，RF）应用或振荡器应用。此外，由于电源电压VDD由电阻R1所隔离，电源抑制比（power supply rejection ration，PSRR）会增加。在一个实施例中，静电放电保护电路200进一步包括箝位单元40。
图3是根据本发明另一实施例所述的静电放电保护电路300的示意图。相较于图2的静电放电保护电路200，静电放电保护电路300进一步包括了耦接于节点n1以及输入/输出接合垫20之间的偏压单元350。输入/输出接合垫20的电压V2经由电阻R1与电阻R3而偏压至电源电压VDD的电压电平，即偏压单元350用于提供偏压电压（例如，电源电压VDD）至输入/输出接合垫20。在此实施例中，输入/输出接合垫20为低噪声放大器（low noise amplifier，LNA）50以及功率放大器（power amplifier，PA）60的共用接合垫。为了避免功率放大器60所提供的高摆动信号引起输入/输出接合垫20以及箝位单元340之间的二极管导通，箝位单元320需要叠加的二极管链。在此实施例中，输入/输出接合垫20的电压摆动需要小于电压电平VSW1（VSW1=VD×N+VRLB），其中VD表示二极管的固定电压（例如0.7伏特）、N表示箝位单元320的叠加二极管的数量而VRLB表示电压V1的最大电压电平，其中电压V1的最大电压电平由箝位单元340的可靠度所决定。此外，为了避免箝位单元330的二极管会导通，输入/输出接合垫20的电压摆动必须小于电压电平VSW2（VSW2=VDD+VD），其中VD表示二极管的固定电压（例如0.7伏特）。因此，在输入/输出接合垫20上的最大可允许电压是电压电平VSW1与电压电平VSW2中的最小值。由于输入/输出接合垫20的直流电平偏压至较高电压电平（例如VDD），因此只要单一二极管就能避免箝位单元330导通。于是，不需要使用到深N型井区（deep N-well）工艺。在一个实施例中，静电放电保护电路300进一步包括箝位单元40。
图4是根据本发明另一实施例所述的静电放电保护电路400的示意图。相较于图2的静电放电保护电路200，静电放电保护电路400进一步包括了偏压单元450。在静电放电保护电路400中，偏压单元450包括耦接于电源线L1以及输入/输出接合垫20之间的电阻R4以及耦接于输入/输出接合垫20以及接地线L2之间的电阻R5，其中电阻R4与电阻R5具有高电阻值。相较于图3的偏压单元350，偏压单元450可以根据电阻R4与电阻R5来决定偏压电压，即根据偏压单元450的电阻R4与电阻R5的比例，输入/输出接合垫20的电压V2可以偏压至想要的直流电压电平（例如VDD/2），即V2=VDD×R5/(R4+R5)。因此，可降低箝位单元420与箝位单元430的二极管的结电容（junction capacitance）值变化（即在较大的反向偏压条件下，二极管结电容值对输入/输出接合垫20的电压摆动较不灵敏）。于是，可获得较佳的线性度。在此实施例中，输入/输出接合垫20的电压摆动应该小于电压电平VSW3（(VSW3=VD×N+VRLB+(VDD-VDD×R5/(R4+R5)))，其中VD表示二极管的固定电压（例如0.7伏特）、N表示箝位单元420的叠加的二极管的数量而VRLB表示电压V1的最大电压电平，其中电压V1的最大电压电平由箝位单元440的可靠度所决定。此外，为了避免箝位单元430的二极管导通，输入/输出接合垫20的电压摆动必须小于电压电平VSW4（VSW4=VDD+VD-VDD×R5/(R4+R5)），其中VD表示二极管的固定电压（例如0.7伏特）。因此，在输入/输出接合垫20上的最大可允许电压是电压电平VSW3与电压电平VSW4中的最小值。在一个实施例中，静电放电保护电路400进一步包括箝位单元40。
图5是根据本发明另一实施例所述的静电放电保护电路500的示意图。在静电放电保护电路500中，偏压单元550包括电流镜单元560以及两个电阻R6与电阻R7。电流镜单元560耦接于电源线L1以及电阻R6之间，并提供偏压电流Ibias至电阻R6。电阻R6耦接于电流镜单元560以及输入/输出接合垫20之间，电阻R7耦接于输入/输出接合垫20以及接地线L2之间。相似地，偏压单元550可以根据电阻R7与偏压单元550的偏压电流Ibias来决定偏压电压，即根据电阻R7以及偏压单元550的偏压电流Ibias，输入/输出接合垫20的电压V2可以偏压至想要的直流电压电平，即V2=Ibias×R7。因此，可降低箝位单元520与箝位单元530的二极管的结电容值变化（即在较大的反向偏压条件下，二极管结电容值对输入/输出接合垫20的电压摆动较不灵敏），而能获得较佳的线性度。在此实施例中，在输入/输出接合垫20的电压摆动应该小于电压电平VSW5（VSW5=VD×N+VRLB+(VDD-Ibias×R7))，其中VD表示二极管的固定电压（例如0.7伏特）、N表示箝位单元520的叠加的二极管的数量而VRLB表示电压V1的最大电压电平，其中电压V1的最大电压电平由箝位单元540的可靠度所决定。此外，为了避免箝位单元530的二极管导通，输入/输出接合垫20的电压摆动必须小于电压电平VSW6（VSW6=VDD+VD-Ibias×R7），其中VD表示二极管的固定电压（例如0.7伏特）。因此，在输入/输出接合垫20上的最大可允许电压是电压电平VSW5与电压电平VSW6中的最小值。在一个实施例中，静电放电保护电路400进一步包括箝位单元40。
图6是根据本发明另一实施例所述的静电放电保护电路600的示意图。静电放电保护电路600包括阻抗元件610、箝位单元620、箝位单元630与箝位单元640以及偏压单元650。在此实施例中，阻抗元件610包括并联于箝位单元620的电阻R8，其中电阻R8具有高电阻值。此外，偏压单元650为耦接于电源接合垫10以及输入/输出接合垫20之间的外部电感L。电感L可以是内部电路（例如功率放大器或线性噪声放大器）的扼流圈（choke）或匹配器（matching）。在此实施例中，输入/输出接合垫20的电压V2经由电感L偏压至电源电压VDD，而节点n1的电压V1经由电阻R8上拉至电源电压VDD。此外，因为电源线L1被电感L所隔离（即电源接合垫10并未直接连接于箝位单元640），因此电源抑制比（PSRR）将增加。在此实施例中，在输入/输出接合垫20的电压摆动应该小于电压电平VSW7（VSW7=VD×N+VRLB)，其中VD表示二极管的固定电压（例如0.7伏特）、N表示箝位单元620的叠加的二极管的数量而VRLB表示电压V1的最大电压电平，其中电压V1的最大电压电平由箝位单元640的可靠度所决定。此外，为了避免箝位单元630的二极管导通，输入/输出接合垫20的电压摆动必须小于电压电平VSW8（VSW8=VDD+VD），其中VD表示二极管的固定电压（例如0.7伏特）。因此，在输入/输出接合垫20上的最大可允许电压是电压电平VSW7与电压电平VSW8中的最小值。在一个实施例中，静电放电保护电路600进一步包括箝位单元40。
以上该仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种静电放电保护电路，其特征在于，包括：
第一电阻，耦接于接合垫以及电源线之间；
第一箝位单元，耦接于该接合垫以及接地线之间；
第二箝位单元，耦接于该接合垫以及该第一电阻之间，用以将由正电压的静电放电脉冲所引起的静电放电电流从该接合垫传导至该第一箝位单元；以及
第三箝位单元，耦接于该接合垫以及该接地线之间，用以将由负电压的静电放电脉冲所引起的静电放电电流从该接地线传导至该接合垫；
其中，该第一箝位单元和该第二箝位单元均耦接于第一节点；以及该第一电阻具有高电阻值，以将该第一节点的电压上拉至电源电压。
2.根据权利要求1所述的静电放电保护电路，其特征在于，包括：
偏压单元，耦接于该接合垫，用于提供偏压电压至该接合垫。
3.根据权利要求2所述的静电放电保护电路，其特征在于，该偏压单元包括：
第二电阻，与该第二箝位单元并联。
4.根据权利要求2所述的静电放电保护电路，其特征在于，该偏压单元包括：
第三电阻，耦接于该电源线以及该接合垫之间；以及
第四电阻，耦接于该接合垫以及该接地线之间，
其中该偏压电压根据该第三电阻以及该第四电阻决定。
5.根据权利要求4所述的静电放电保护电路，其特征在于，该偏压单元包括：
电流镜单元，耦接于该电源线以及该第三电阻之间，用以提供偏压电流至该第三电阻，
其中该偏压电压由该第三电阻以及该偏压电流决定。
6.根据权利要求1或2所述的静电放电保护电路，其特征在于，该第二箝位单元包括从该接合垫至该第一箝位单元的顺向导通方向连接的至少一个二极管，以及该第三箝位单元包括从该接地线至该接合垫的顺向导通方向连接的至少一个二极管。
7.根据权利要求1或2所述的静电放电保护电路，其特征在于，该第二箝位单元包括至少一个P沟道金属氧化物半导体晶体管，以及该第三箝位单元包括至少一个N沟道金属氧化物半导体晶体管。
8.根据权利要求1或2所述的静电放电保护电路，其特征在于，该第一箝位单元包括：
第一N沟道金属氧化物半导体晶体管，该第一N沟道金属氧化物半导体晶体管的漏极和源极分别耦接于该第一电阻和该接地线；
第一P沟道金属氧化物半导体晶体管，该第一P沟道金属氧化物半导体晶体管的源极和漏极分别耦接于该第一电阻和该第一N沟道金属氧化物半导体晶体管的栅极；
第二N沟道金属氧化物半导体晶体管，该第二N沟道金属氧化物半导体晶体管的漏极和源极分别耦接于该第一N沟道金属氧化物半导体晶体管的栅极和该接地线，该第二N沟道金属氧化物半导体晶体管的栅极耦接于该第一P沟道金属氧化物半导体晶体管的栅极；
电阻，耦接于该第一电阻以及该第一P沟道金属氧化物半导体晶体管的栅极之间；以及
电容，耦接于该第一P沟道金属氧化物半导体晶体管的栅极以及该接地线之间。
9.根据权利要求8所述的静电放电保护电路，其特征在于，该电容由第三N沟道金属氧化物半导体晶体管所形成，其中该第三N沟道金属氧化物半导体晶体管的栅极耦接于该第一P沟道金属氧化物半导体晶体管的栅极，而该第三N沟道金属氧化物半导体晶体管的漏极以及源极耦接于该接地线。
10.一种静电放电保护电路，其特征在于，包括：
电感，耦接于电源线以及接合垫之间；
第一箝位单元，耦接于该接合垫以及接地线之间；
第一电阻，耦接于该接合垫以及该第一箝位单元之间；以及
第二箝位单元，与该第一电阻并联，用以将由正电压的静电放电脉冲所引起的静电放电电流从该接合垫传导至该第一箝位单元；
其中，该第一箝位单元和该第二箝位单元均耦接于第一节点；以及该第一电阻具有高电阻值，以将该第一节点的电压上拉至电源电压。
11.根据权利要求10所述的静电放电保护电路，其特征在于，进一步包括：
第三箝位单元，耦接于该接合垫以及该接地线之间，用以将由负电压的静电放电脉冲所引起的静电放电电流从该接地线传导至该接合垫。
12.根据权利要求11所述的静电放电保护电路，其特征在于，该第二箝位单元包括从该接合垫至该第一箝位单元的顺向导通方向连接的至少一个二极管，以及该第三箝位单元包括从该接地线至该接合垫的顺向导通方向连接的至少一个二极管。
13.根据权利要求11所述的静电放电保护电路，其特征在于，该第二箝位单元包括至少一个P沟道金属氧化物半导体晶体管，以及该第三箝位单元包括至少一个N沟道金属氧化物半导体晶体管。
14.根据权利要求10所述的静电放电保护电路，其特征在于，该第一箝位单元包括：
第一N沟道金属氧化物半导体晶体管，该第一N沟道金属氧化物半导体晶体管的漏极和源极分别耦接于该电感和该接地线；
第一P沟道金属氧化物半导体晶体管，该第一P沟道金属氧化物半导体晶体管的源极和漏极分别耦接于该电感和该第一N沟道金属氧化物半导体晶体管的栅极；
第二N沟道金属氧化物半导体晶体管，该第二N沟道金属氧化物半导体晶体管的漏极和源极分别耦接于该第一N沟道金属氧化物半导体晶体管的栅极和该接地线，该第二N沟道金属氧化物半导体晶体管的栅极耦接于该第一P沟道金属氧化物半导体晶体管的栅极；
第二电阻，耦接于该电感以及该第一P沟道金属氧化物半导体晶体管的栅极之间；以及
电容，耦接于该第一P沟道金属氧化物半导体晶体管的栅极以及该接地线之间。
15.根据权利要求14所述的静电放电保护电路，其特征在于，该电容由第三N沟道金属氧化物半导体晶体管所形成，其中该第三N沟道金属氧化物半导体晶体管的栅极耦接于该第一P沟道金属氧化物半导体晶体管的栅极，而该第三N沟道金属氧化物半导体晶体管的漏极以及源极耦接于该接地线。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150084702A1 (en) * 2013-09-26 2015-03-26 Triquint Semiconductor, Inc. Electrostatic discharge (esd) circuitry
US9025289B1 (en) * 2013-12-12 2015-05-05 Amazing Microelectronic Corp. Low-cost electrostatic discharge (ESD) protection device for high-voltage open-drain pad
US9921596B2 (en) * 2013-12-23 2018-03-20 Marvell Israel (M.I.S.L) Ltd Power supply noise reduction circuit and power supply noise reduction method
US9401603B2 (en) * 2014-12-05 2016-07-26 Macronix International Co., Ltd. Protection circuit and input circuit suitable for integrated circuit
JP6521792B2 (ja) * 2015-08-10 2019-05-29 ルネサスエレクトロニクス株式会社 半導体装置
CN106998062B (zh) * 2016-01-25 2018-11-16 敦泰电子股份有限公司 电路系统
US10224426B2 (en) 2016-12-02 2019-03-05 Vishay-Siliconix High-electron-mobility transistor devices
US10381473B2 (en) 2016-12-02 2019-08-13 Vishay-Siliconix High-electron-mobility transistor with buried interconnect
EP3585516A4 (en) * 2017-02-22 2020-08-19 BASF Corporation EMISSION TREATMENT CATALYST FOR THE REMOVAL OF NITROGEN OXIDES
TWI669816B (zh) * 2018-04-18 2019-08-21 友達光電股份有限公司 拼接用顯示面板及其製造方法
US10693288B2 (en) * 2018-06-26 2020-06-23 Vishay SIliconix, LLC Protection circuits with negative gate swing capability
US10833063B2 (en) 2018-07-25 2020-11-10 Vishay SIliconix, LLC High electron mobility transistor ESD protection structures
TWI655818B (zh) * 2018-07-27 2019-04-01 智原科技股份有限公司 積體電路的靜電放電防護裝置
TWI735909B (zh) 2019-07-10 2021-08-11 瑞昱半導體股份有限公司 靜電放電保護電路以及運作方法
TWI707517B (zh) * 2019-07-17 2020-10-11 瑞昱半導體股份有限公司 射頻電路的靜電放電防護電路、靜電放電防護方法以及射頻電路
CN112242696A (zh) * 2019-07-19 2021-01-19 瑞昱半导体股份有限公司 静电放电保护电路以及操作方法
CN112310952B (zh) * 2019-07-31 2023-06-30 瑞昱半导体股份有限公司 射频电路的静电放电防护电路、静电放电防护方法以及射频电路
US11296502B2 (en) * 2020-07-22 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection circuit
US11462904B2 (en) * 2021-01-20 2022-10-04 Hangzhou Geo-Chip Technology Co., Ltd. Apparatus for protection against electrostatic discharge and method of manufacturing the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552594B2 (en) * 1997-03-27 2003-04-22 Winbond Electronics, Corp. Output buffer with improved ESD protection
US6639772B2 (en) 2002-01-07 2003-10-28 Faraday Technology Corp. Electrostatic discharge protection circuit for protecting input and output buffer
US6650165B1 (en) * 2002-05-02 2003-11-18 Micrel, Incorporated Localized electrostatic discharge protection for integrated circuit input/output pads
JP4000096B2 (ja) * 2003-08-04 2007-10-31 株式会社東芝 Ｅｓｄ保護回路
US7277263B2 (en) * 2004-09-08 2007-10-02 Texas Instruments Incorporated Local ESD protection for low-capacitance applications
US7518841B2 (en) 2004-11-02 2009-04-14 Industrial Technology Research Institute Electrostatic discharge protection for power amplifier in radio frequency integrated circuit
TW200737487A (en) * 2006-03-24 2007-10-01 Realtek Semiconductor Corp ESD protection circuit and method
US7974053B2 (en) * 2008-05-29 2011-07-05 Amazing Microelectronic Corp ESD protection circuit for differential I/O pair
US8400742B2 (en) * 2009-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and operating methods thereof

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