TWI655818B - 積體電路的靜電放電防護裝置 - Google Patents

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Abstract

一種積體電路的靜電放電防護裝置。靜電放電防護裝置的第一靜電流軌線與第二靜電流軌線不直接連接至積體電路的任一焊墊。靜電放電防護裝置還包括一個箝位電路與四個靜電放電防護電路。箝位電路耦接於第一靜電流軌線與第二靜電流軌線之間。第一靜電放電防護電路耦接於第一靜電流軌線與積體電路的信號焊墊之間。第二靜電放電防護電路耦接於信號焊墊與第二靜電流軌線之間。第三靜電放電防護電路耦接於第一電源軌線與第二靜電流軌線之間。第四靜電放電防護電路耦接於第二靜電流軌線與第二電源軌線之間。

Description

積體電路的靜電放電防護裝置
本發明是關於一種半導體裝置，特別是關於一種積體電路的靜電放電防護裝置。
一般而言，積體電路中通常設置有靜電放電（electrostatic discharge，ESD）防護元件，以保護積體電路的內部電路免受ESD電流的破壞。舉例來說，積體電路可藉由將ESD防護元件設置於電源軌線（power rails）與信號焊墊（signal pad）之間，以即時排放大量的ESD電流。當信號焊墊發生ESD正脈衝時，此ESD防護元件可以將信號焊墊的ESD電流即時導引至電源軌線。當信號焊墊發生ESD負脈衝時，此ESD防護元件可以從電源軌線傳輸電流至信號焊墊。
當積體電路處於正常操作狀態下，為了降低流經ESD防護元件的漏電流，習知的積體電路通常會在電源軌線與信號焊墊之間串接多個ESD防護元件。然而，ESD防護元件的串接數量越多，觸發ESD防護元件導通的門檻電壓會越高，使得ESD防護元件很可能無法有效保護積體電路的內部電路。
因此，有必要提供一種新的ESD防護架構，在不影響ESD防護元件的防護特性的前提下，可降低在積體電路的正常操作期間所產生的漏電流。
本發明提供一種積體電路的靜電放電防護裝置，可提供積體電路完善的ESD防護效果，且在積體電路正常操作時具有較低的漏電流。
本發明的實施例提供一種積體電路的靜電放電防護裝置。所述積體電路的靜電放電防護裝置包括第一靜電流軌線、第二靜電流軌線、第一靜電放電防護電路、第二靜電放電防護電路、第三靜電放電防護電路、第四靜電放電防護電路以及第一箝位電路。第一靜電流軌線與第二靜電流軌線不直接連接至積體電路的任一焊墊。第一靜電放電防護電路的第一端與第二端分別耦接於第一靜電流軌線與積體電路的信號焊墊。第二靜電放電防護電路的第一端與第二端分別耦接於信號焊墊與第二靜電流軌線。第三靜電放電防護電路的第一端與第二端分別耦接於積體電路的第一電源軌線與第二靜電流軌線。第四靜電放電防護電路的第一端與第二端分別耦接於第二靜電流軌線與積體電路的第二電源軌線。第一箝位電路的第一端與第二端分別耦接於第一靜電流軌線與第二靜電流軌線。
基於上述，在本發明的諸實施例中，積體電路的第一靜電流軌線與第二靜電流軌線不直接連接至積體電路的任一焊墊。因此，所述第一靜電流軌線與所述第二靜電流軌線可以被視為處於浮接（floating）狀態。因為所述第一靜電流軌線與所述第二靜電流軌線處於浮接狀態（即沒有被直接耦接至任何電壓源），所以信號焊墊在正常操作狀態下幾乎沒有漏電流流經第一ESD防護電路與/或第二ESD防護電路。因為不需要考量ESD防護元件對信號焊墊的漏電流，所以這些ESD防護電路與箝位電路可以配置數量較少的ESD防護元件（例如二極體或電晶體）。在ESD防護電路（或箝位電路）中，ESD防護元件的串接數量越少，觸發ESD防護元件（或箝位電路）導通的門檻電壓會越低，使得ESD防護裝置可提供良好的ESD防護效果。.
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。
圖1是依照本發明的一實施例的積體電路的電路方塊圖。請參照圖1所示，積體電路100包括信號焊墊（signal pad）110、內部電路120、第一電源軌線VCC、第二電源軌線VSS、電源焊墊（power pad）P1、電源焊墊P2與靜電放電（ESD）防護裝置101。於圖1所示實施例中，ESD防護裝置101包括第一靜電流軌線EC1、第二靜電流軌線EC2、第一ESD防護電路130、第二ESD防護電路140、第三ESD防護電路150、第四ESD防護電路160、箝位電路（clamp circuit）170以及箝位電路180。箝位電路180的第一端與第二端分別耦接於第一電源軌線VCC與第二電源軌線VSS。依照設計需求，圖1所示箝位電路180可以是習知ESD箝位電路或是其他ESD箝位電路，故不再贅述。
如圖1所示，信號焊墊110耦接至內部電路120。內部電路120表示積體電路100的核心電路（core circuit）及/或功能電路。第一電源軌線VCC與第二電源軌線VSS分別直接連接至電源焊墊P1與電源焊墊P2，以傳輸電力給內部電路120。於本實施例中，第一電源軌線VCC可以是系統電壓軌線（system voltage rail），第二電源軌線VSS可以是接地電壓軌線（ground voltage rail）。第一靜電流軌線EC1與第二靜電流軌線EC2則不直接連接至積體電路100的任一焊墊。例如，信號焊墊110、電源焊墊P1與電源焊墊P2皆不會直接連接於第一靜電流軌線EC1或直接連接於第二靜電流軌線EC2。
第一ESD防護電路130的第一端與第二端分別耦接於第一靜電流軌線EC1與信號焊墊110。第二ESD防護電路140的第一端與第二端分別耦接於信號焊墊110與第二靜電流軌線EC2。第三ESD防護電路150的第一端與第二端分別耦接於第一電源軌線VCC與第二靜電流軌線EC2。第四ESD防護電路160的第一端與第二端分別耦接於第二靜電流軌線EC2與第二電源軌線VSS。箝位電路170的第一端與第二端分別耦接於第一靜電流軌線EC1與第二靜電流軌線EC2。
當積體電路100處於正常操作狀態下，第一靜電流軌線EC1與第二靜電流軌線EC2處於浮接（floating）狀態，亦即第一靜電流軌線EC1與第二靜電流軌線EC2沒有被直接耦接至任何電壓源。因此，信號焊墊110在正常操作狀態下幾乎沒有漏電流流經第一ESD防護電路130與/或第二ESD防護電路140。
假設電源焊墊P1被接地，當ESD正脈衝發生於信號焊墊110時，ESD電流可以從信號焊墊110經由第一ESD防護電路130、第一靜電流軌線EC1、箝位電路170、第二靜電流軌線EC2、第三ESD防護電路150與第一電源軌線VCC所形成的放電路徑而被導引至電源焊墊P1。當ESD電流發生時，假設電源焊墊P2被接地，則ESD電流可以從信號焊墊110經由第一ESD防護電路130、第一靜電流軌線EC1、箝位電路170、第二靜電流軌線EC2、第四ESD防護電路160與第二電源軌線VSS所形成的放電路徑而被導引至電源焊墊P2。
假設電源焊墊P2被接地，當ESD負脈衝發生於信號焊墊110時，ESD電流可以從電源焊墊P2經由第二電源軌線VSS、第四ESD防護電路160、第二靜電流軌線EC2與第二ESD防護電路140所形成的放電路徑而被導引至信號焊墊110。假設電源焊墊P1被接地，則ESD電流可以從電源焊墊P1經由第一電源軌線VCC、箝位電路180、第二電源軌線VSS、第四ESD防護電路160、第二靜電流軌線EC2與第二ESD防護電路140所形成的放電路徑而被導引至信號焊墊110。因此，內部電路120可以被保護，進而避免ESD電流燒毀內部電路120。
第一ESD防護電路130、第二ESD防護電路140、第三ESD防護電路150、第四ESD防護電路160以及/或是箝位電路170可以是任何類型的ESD元件/電路。舉例來說，圖1的第一ESD防護電路130可以包括一個二極體電路，而第二ESD防護電路140可以包括另一個二極體電路。第一ESD防護電路130的二極體電路的第一端與第二端分別耦接至第一靜電流軌線EC1與信號焊墊110，而第二ESD防護電路140的二極體電路的第一端與第二端分別耦接至信號焊墊110與第二靜電流軌線EC2。依照設計需求，第一ESD防護電路130的二極體電路可包括至少一個二極體、至少一個二極體串、至少一個電晶體以及/或是其他ESD元件/電路，而第二ESD防護電路140的二極體電路可包括由至少一個二極體、至少一個二極體串、至少一個電晶體以及/或是其他ESD元件/電路。
舉例來說，圖2是依照本發明的一實施例說明圖1的第一ESD防護電路130與第二ESD防護電路140的電路示意圖。請參照圖2所示，第一ESD防護電路130的二極體電路包括電晶體131與電晶體132。電晶體131的第一端（例如源極）與控制端（例如閘極）耦接至第一靜電流軌線EC1。電晶體132的第一端（例如源極）與控制端（例如閘極）耦接至電晶體131的第二端（例如汲極），電晶體132的第二端（例如汲極）耦接至信號焊墊110。需說明的是，圖2所示電晶體131與電晶體132雖為P型金屬氧化物半導體（P-Metal Oxide Semiconductor，PMOS）電晶體，但在其他實施例中電晶體131與/或電晶體132可以是其他類型的電晶體。在其他實施例中，依照設計需求，電晶體131與/或電晶體132可以被改為二極體或是其他ESD元件。第一ESD防護電路130中的電晶體（或二極體）的配置數量可依實際設計需求來調整。
於圖2所示實施例中，第二ESD防護電路140的二極體電路包括二極體141。二極體141的第一端（例如陰極）耦接至信號焊墊110，二極體141的第二端（例如陽極）耦接至第二靜電流軌線EC2。需說明的是，依照設計需求，二極體141可以被改為電晶體（參照電晶體131與/或電晶體132的相關說明來類推）或是其他ESD元件。第二ESD防護電路140中二極體（或電晶體）的配置數量可依實際設計需求來調整。舉例來說，第二ESD防護電路140的二極體電路可以包括一個二極體串，而此二極體串包括相互串接的多個二極體。
圖3A至圖3B是依照本發明的不同實施例說明圖1的箝位電路170的電路示意圖。於圖3A所示實施例中，箝位電路170包括齊納二極體（Zener Diode）171。齊納二極體171的第一端（例如陰極）耦接至第一靜電流軌線EC1，齊納二極體171的第二端（例如陽極）耦接至第二靜電流軌線EC2。由於箝位電路170設置有齊納二極體171，故當靜電流從第一靜電流軌線EC1流至第二靜電流軌線EC2時，齊納二極體171可在第一靜電流軌線EC1與第二靜電流軌線EC2之間形成穩定的箝位電壓。
圖1的箝位電路170亦可由被動元件搭配主動元件來實現。舉例來說，在圖3B所示實施例中，箝位電路170包括電阻R、電容C、反閘172與電晶體173。電阻R的第一端耦接至第一靜電流軌線EC1。電容C的第一端耦接至電阻R的第二端，電容C的第二端耦接至第二靜電流軌線EC2。反閘172的輸入端耦接至電阻R的第二端。電晶體173的第一端（例如汲極）耦接至第一靜電流軌線EC1，電晶體173的控制端（例如閘極）耦接至反閘172的輸出端，電晶體173的第二端（例如源極）耦接至第二靜電流軌線EC2。
於圖3B的實施例中，反閘172包括電晶體1721與電晶體1722。電晶體1721的第一端（例如源極）耦接至第一靜電流軌線EC1，電晶體1721的控制端（例如閘極）耦接至電阻R的第二端。電晶體1722的第一端（例如汲極）與電晶體1721的第二端（例如汲極）耦接至電晶體173的控制端。電晶體1722的控制端（例如閘極）耦接至電阻R的第二端，電晶體1722的第二端（例如源極）耦接至第二靜電流軌線EC2。
圖1所示第三ESD防護電路150可以包括一個二極體電路，而圖1所示第四ESD防護電路160可以包括另一個二極體電路。第三ESD防護電路150的二極體電路的第一端與第二端分別耦接至第一電源軌線VCC與第二靜電流軌線EC2，而第四ESD防護電路160的二極體電路的第一端與第二端分別耦接至第二靜電流軌線EC2與第二電源軌線VSS。依照設計需求，第三ESD防護電路150的二極體電路可包括至少一個二極體、至少一個二極體串、至少一個電晶體以及/或是其他ESD元件/電路，而第四ESD防護電路160的二極體電路可包括由至少一個二極體、至少一個二極體串、至少一個電晶體以及/或是其他ESD元件/電路。
舉例來說，圖4A至圖4B是依照本發明的不同實施例說明圖1的第三ESD防護電路150與第四ESD防護電路160的電路示意圖。於圖4A所示實施例中，第三ESD防護電路150的二極體電路包括電晶體151。電晶體151的第一端（例如源極）與控制端（例如閘極）耦接至第一電源軌線VCC，電晶體151的第二端（例如汲極）耦接至第二靜電流軌線EC2。需說明的是，圖4A所示電晶體151雖為PMOS電晶體，但在其他實施例中電晶體151可以是其他類型的電晶體。在其他實施例中，依照設計需求，電晶體151可以被改為二極體或是其他ESD元件。第三ESD防護電路150中的電晶體（或二極體）的配置數量可依實際設計需求來調整。
圖4A所示的第四ESD防護電路160包括齊納二極體161與二極體162。齊納二極體161的第一端（例如陽極）耦接至第二靜電流軌線EC2，齊納二極體161的第二端（例如陰極）耦接至第二電源軌線VSS。二極體162的第一端（例如陰極）耦接至第二靜電流軌線EC2，二極體162的第二端（例如陽極）耦接至第二電源軌線VSS。請參照圖1與圖4A所示，當ESD正脈衝發生於信號焊墊110時，第四ESD防護電路160的齊納二極體161將被導通，使得ESD電流可經由第一ESD防護電路130、箝位電路170與齊納二極體161所形成的放電路徑而被導引至第二電源軌線VSS。
當ESD負脈衝發生於信號焊墊110時，第四ESD防護電路160的二極體162將被導通，使得ESD電流可以從第二電源軌線VSS經由二極體162與第二ESD防護電路140所形成的放電路徑而被導引至信號焊墊110；或是，ESD電流可以從第一電源軌線VCC經由箝位電路180、二極體162與第二ESD防護電路140所形成的放電路徑而被導引至信號焊墊110。
與圖4A所示實施例不同的是，圖4B所示的第四ESD防護電路160包括齊納二極體161與電晶體163。請參照圖4B，齊納二極體161的陽極耦接至第二靜電流軌線EC2，齊納二極體161的陰極耦接至第二電源軌線VSS。電晶體163的第一端（例如源極）與控制端（例如閘極）耦接至第二靜電流軌線EC2，電晶體163的第二端（例如汲極）耦接至第二電源軌線VSS。圖4B所示第四ESD防護電路160的ESD防護操作可以參照圖4A所示第四ESD防護電路160的相關說明而類推，故不再贅述。
需說明的是，圖4B所示電晶體163雖為PMOS電晶體，但在其他實施例中電晶體163可以是其他類型的電晶體。舉例來說，在其他實施例中，電晶體163可以是N型金屬氧化物半導體（N-Metal Oxide Semiconductor，NMOS）電晶體，其中所述NMOS電晶體的第一端（例如汲極）耦接至第二靜電流軌線EC2，而所述NMOS電晶體的第二端（例如源極）與控制端（例如閘極）耦接至第二電源軌線VSS。在其他實施例中，依照設計需求，電晶體163可以被改為二極體或是其他ESD元件。第四ESD防護電路160中的電晶體及/或二極體的配置數量可依實際設計需求來調整。
圖5是依照本發明的另一實施例說明ESD防護裝置503應用於具有多個晶片的積體電路500的電路方塊示意圖。圖5所示積體電路500可包括不同的電源區域（power domain）的電路。舉例來說，積體電路500可包括第一晶片501與第二晶片502，第一晶片501與第二晶片502可依據其運作功能而有不同的工作電壓需求。例如積體電路500的輸出入電路可配置於第一晶片501，第一晶片501的工作電壓可以是3.3V。積體電路500的邏輯運算電路可配置於第二晶片502，第二晶片502的工作電壓可以是1.8V。
ESD防護裝置503包括第一靜電流軌線EC1、第二靜電流軌線EC2、第三靜電流軌線EC3、第四靜電流軌線EC4、第一ESD防護電路511、第二ESD防護電路512、第三ESD防護電路513、第四ESD防護電路514、第五ESD防護電路521、第六ESD防護電路522、箝位電路515、箝位電路516、箝位電路523以及箝位電路524。為求圖式簡潔，圖5中未繪示出積體電路500的內部電路。如圖5所示，積體電路500的第一晶片501包括信號焊墊510、第一靜電流軌線EC1、第二靜電流軌線EC2、第一電源軌線VCC1、第二電源軌線VSS1、電源焊墊P1、電源焊墊P2、第一ESD防護電路511、第二ESD防護電路512、第三ESD防護電路513、第四ESD防護電路514、箝位電路515以及箝位電路516。
第一電源軌線VCC1與第二電源軌線VSS1分別直接連接至電源焊墊P1與電源焊墊P2，以傳輸電力給第一晶片501的內部電路（未繪示）。於本實施例中，第一電源軌線VCC1可以是系統電壓軌線，第二電源軌線VSS1可以是接地電壓軌線。第一靜電流軌線EC1與第二靜電流軌線EC2則不直接連接至積體電路500的任一焊墊。例如：信號焊墊510、電源焊墊P1與電源焊墊P2皆不會直接連接於第一靜電流軌線EC1或直接連接於第二靜電流軌線EC2。
圖5所示第一靜電流軌線EC1、第二靜電流軌線EC2、第一ESD防護電路511、第二ESD防護電路512、第三ESD防護電路513、第四ESD防護電路514、箝位電路515與箝位電路516可以參照圖1、圖2、圖3A、圖3B、圖4A與/或圖4B所示第一靜電流軌線EC1、第二靜電流軌線EC2、第一ESD防護電路130、第二ESD防護電路140、第三ESD防護電路150、第四ESD防護電路160、箝位電路170與箝位電路180的相關說明來類推，故不再贅述。
積體電路500的第二晶片502包括第三靜電流軌線EC3、第四靜電流軌線EC4、第三電源軌線VCC2、第四電源軌線VSS2、電源焊墊P3、電源焊墊P4、第五ESD防護電路521、第六ESD防護電路522、箝位電路523以及箝位電路524。第三電源軌線VCC2與第四電源軌線VSS2分別直接連接至電源焊墊P3與電源焊墊P4，以傳輸電力給第二晶片502的內部電路（未繪示）。於本實施例中，第三電源軌線VCC2可以是系統電壓軌線，第四電源軌線VSS2可以是接地電壓軌線。
如圖5所示，第二晶片502的第三靜電流軌線EC3不直接連接至積體電路500的任一焊墊，且第三靜電流軌線EC3可經由基底通孔（through-substrate via, TSV）TSV1電性連接至第一晶片501的第一靜電流軌線EC1。第二晶片502的第四靜電流軌線EC4也不直接連接至積體電路500的任一焊墊，且第四靜電流軌線EC4可經由另一個基底通孔TSV2電性連接至第二靜電流軌線EC2。
第五ESD防護電路521的第一端與第二端分別耦接於該第三電源軌線VCC2與該第四靜電流軌線EC4。第六ESD防護電路522的第一端與第二端分別耦接於第四靜電流軌線EC4與第四電源軌線VSS2。箝位電路523的第一端與第二端分別耦接於第三靜電流軌線EC3與第四靜電流軌線EC4。箝位電路524的第一端與第二端分別耦接於第三電源軌線VCC2與第四電源軌線VSS2。圖5所示第三靜電流軌線EC3、第四靜電流軌線EC4、第五ESD防護電路521、第六ESD防護電路522與箝位電路523可以參照圖1、圖3A、圖3B、圖4A與/或圖4B所示第一靜電流軌線EC1、第二靜電流軌線EC2、第三ESD防護電路150、第四ESD防護電路160與箝位電路170的相關說明來類推，故不再贅述。依照設計需求，圖5所示箝位電路524可以是習知ESD箝位電路或是其他ESD箝位電路，故不再贅述。
假設第二晶片502的電源焊墊P3被接地，當ESD正脈衝發生於第一晶片501的信號焊墊510時，ESD電流可以從信號焊墊510經由第一ESD防護電路511、第一靜電流軌線EC1、基底通孔TSV1、第三靜電流軌線EC3、箝位電路523、第四靜電流軌線EC4、第五ESD防護電路521與第三電源軌線VCC2所形成的放電路徑而被導引至電源焊墊P3。當ESD電流發生時，假設第二晶片502的電源焊墊P4被接地，則ESD電流可以從第一晶片501的信號焊墊510經由第一ESD防護電路511、第一靜電流軌線EC1、基底通孔TSV1、第三靜電流軌線EC3、箝位電路523、第四靜電流軌線EC4、第六ESD防護電路522、第四電源軌線VSS2與所形成的放電路徑而被導引至電源焊墊P4。
假設第二晶片502的電源焊墊P4被接地，當ESD負脈衝發生於第一晶片501的信號焊墊510時，ESD電流可以從電源焊墊P4經由第四電源軌線VSS2、第六ESD防護電路522、第四靜電流軌線EC4、基底通孔TSV2、第二靜電流軌線EC2與第二ESD防護電路512所形成的放電路徑而被導引至信號焊墊510。假設第二晶片502的電源焊墊P3被接地，則ESD電流可以從第一晶片501的電源焊墊P3經由第三電源軌線VCC2、箝位電路524、第四電源軌線VSS2、第六ESD防護電路522、第四靜電流軌線EC4、基底通孔TSV2、第二靜電流軌線EC2與第二ESD防護電路512所形成的放電路徑而被導引至信號焊墊510。因此，積體電路500內部電路（未繪示）可以被保護，進而避免ESD電流燒毀內部電路。
綜上所述，在本發明的諸實施例中，積體電路的第一靜電流軌線與第二靜電流軌線不直接連接至積體電路的任一焊墊。因此，所述第一靜電流軌線與所述第二靜電流軌線可以被視為處於浮接（floating）狀態。因為所述第一靜電流軌線與所述第二靜電流軌線處於浮接狀態（即沒有被直接耦接至任何電壓源），所以信號焊墊在正常操作狀態下幾乎沒有漏電流流經第一ESD防護電路與/或第二ESD防護電路。因為不需要考量ESD防護元件對信號焊墊的漏電流，所以這些ESD防護電路與箝位電路可以配置儘量少個ESD防護元件（例如二極體或電晶體）。在ESD防護電路（或箝位電路）中，ESD防護元件的串接數量越少，觸發ESD防護元件（或箝位電路）導通的門檻電壓會越低，使得ESD防護裝置可提供良好的ESD防護效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、500‧‧‧積體電路
101、503‧‧‧靜電放電防護裝置
110、510‧‧‧信號焊墊
120‧‧‧內部電路
130、511‧‧‧第一ESD防護電路
131、132、151、163、173、1721、1722‧‧‧電晶體
140、512‧‧‧第二ESD防護電路
141、162‧‧‧二極體
150、513‧‧‧第三ESD防護電路
160、514‧‧‧第四ESD防護電路
161、171‧‧‧齊納二極體
170、180、515、516、523、524‧‧‧箝位電路
172‧‧‧反閘
501‧‧‧第一晶片
502‧‧‧第二晶片
521‧‧‧第五ESD防護電路
522‧‧‧第六ESD防護電路
C‧‧‧電容
EC1‧‧‧第一靜電流軌線
EC2‧‧‧第二靜電流軌線
EC3‧‧‧第三靜電流軌線
EC4‧‧‧第四靜電流軌線
P1、P2、P3、P4‧‧‧電源焊墊
R‧‧‧電阻
TSV1、TSV2‧‧‧基底通孔
VCC、VCC1‧‧‧第一電源軌線
VSS、VSS1‧‧‧第二電源軌線
VCC2‧‧‧第三電源軌線
VSS2‧‧‧第四電源軌線
圖1是依照本發明的一實施例說明ESD防護裝置應用於積體電路的電路方塊（circuit block）示意圖。 圖2是依照本發明的一實施例說明圖1的第一ESD防護電路與第二ESD防護電路的電路示意圖。 圖3A至圖3B是依照本發明的不同實施例說明圖1的箝位電路的電路示意圖。 圖4A至圖4B是依照本發明的不同實施例說明圖1的第三ESD防護電路與第四ESD防護電路的電路示意圖。 圖5是依照本發明的另一實施例說明ESD防護裝置應用於具有多個晶片的積體電路的電路方塊示意圖。

Claims (15)

  1. 一種積體電路的靜電放電防護裝置，包括： 一第一靜電流軌線，其中該第一靜電流軌線不直接連接至該積體電路的任一焊墊； 一第一靜電放電防護電路，具有一第一端與一第二端分別耦接於該第一靜電流軌線與該積體電路的一信號焊墊； 一第二靜電流軌線，其中該第二靜電流軌線不直接連接至該積體電路的任一焊墊； 一第二靜電放電防護電路，具有一第一端與一第二端分別耦接於該信號焊墊與該第二靜電流軌線； 一第一箝位電路，具有一第一端與一第二端分別耦接於該第一靜電流軌線與該第二靜電流軌線； 一第三靜電放電防護電路，具有一第一端與一第二端分別耦接於該積體電路的一第一電源軌線與該第二靜電流軌線；以及 一第四靜電放電防護電路，具有一第一端與一第二端分別耦接於該第二靜電流軌線與該積體電路的一第二電源軌線。
  2. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第一電源軌線為一系統電壓軌線，該第二電源軌線為一接地電壓軌線。
  3. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第一靜電放電防護電路包括： 一二極體電路，該二極體電路的一第一端耦接至該第一靜電流軌線，該二極體電路的一第二端耦接至該信號焊墊。
  4. 如申請專利範圍第3項所述的靜電放電防護裝置，其中該二極體電路包括一二極體或一二極體串。
  5. 如申請專利範圍第3項所述的靜電放電防護裝置，其中該二極體電路包括： 至少一電晶體，具有一第一端、一第二端與一控制端，其中所述至少一電晶體的該第一端與該控制端耦接至該第一靜電流軌線，所述至少一電晶體的該第二端耦接至該信號焊墊。
  6. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第二靜電放電防護電路包括： 一二極體電路，該二極體電路的一第一端耦接至該信號焊墊，該二極體電路的一第二端耦接至該第二靜電流軌線。
  7. 如申請專利範圍第6項所述的靜電放電防護裝置，其中該二極體電路包括一二極體或一二極體串。
  8. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第一箝位電路包括： 一齊納二極體，該齊納二極體的一陰極耦接至該第一靜電流軌線，該齊納二極體的一陽極耦接至該第二靜電流軌線。
  9. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第一箝位電路包括： 一電阻，其中該電阻的一第一端耦接至該第一靜電流軌線； 一電容，其中該電容的一第一端耦接至該電阻的一第二端，該電容的一第二端耦接至該第二靜電流軌線； 一反閘，其中該反閘的一輸入端耦接至該電阻的該第二端；以及 一電晶體，其中該電晶體的一第一端耦接至該第一靜電流軌線，該電晶體的一控制端耦接至該反閘的一輸出端，該電晶體的一第二端耦接至該第二靜電流軌線。
  10. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第三靜電放電防護電路包括： 一二極體電路，該二極體電路的一第一端耦接至該第一電源軌線，該二極體電路的一第二端耦接至該第二靜電流軌線。
  11. 如申請專利範圍第10項所述的靜電放電防護裝置，其中該二極體電路包括一二極體或一二極體串。
  12. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第四靜電放電防護電路包括： 一齊納二極體，其中該齊納二極體的一陽極耦接至該第二靜電流軌線，該齊納二極體的一陰極耦接至該第二電源軌線；以及 一二極體，其中該二極體的一陰極耦接至該第二靜電流軌線，該二極體的一陽極耦接至該第二電源軌線。
  13. 如申請專利範圍第1項所述的靜電放電防護裝置，更包括： 一第二箝位電路，具有一第一端與一第二端分別耦接於該第一電源軌線與該第二電源軌線。
  14. 如申請專利範圍第1項所述的靜電放電防護裝置，其中該第一靜電流軌線、該第二靜電流軌線、該第一靜電放電防護電路、該第二靜電放電防護電路、該第一箝位電路、該第一電源軌線、該第二電源軌線、該第三靜電放電防護電路與該第四靜電放電防護電路被配置在一第一晶片，所述靜電放電防護裝置更包括： 一第三靜電流軌線，被配置在一第二晶片，其中該第三靜電流軌線不直接連接至該積體電路的任一焊墊，以及該第三靜電流軌線經由一第一基底通孔電性連接至該第一靜電流軌線； 一第四靜電流軌線，被配置在該第二晶片，其中該第四靜電流軌線不直接連接至該積體電路的任一焊墊，以及該第四靜電流軌線經由一第二基底通孔電性連接至該第二靜電流軌線； 一第二箝位電路，具有一第一端與一第二端分別耦接於該第三靜電流軌線與該第四靜電流軌線，其中該第二箝位電路被配置在該第二晶片； 一第五靜電放電防護電路，被配置在該第二晶片，其中該第五靜電放電防護電路的一第一端與一第二端分別耦接於該積體電路的一第三電源軌線與該第四靜電流軌線，該第三電源軌線被配置在該第二晶片；以及 一第六靜電放電防護電路，被配置在該第二晶片，其中該第六靜電放電防護電路的一第一端與一第二端分別耦接於該第四靜電流軌線與該積體電路的一第四電源軌線，該第四電源軌線被配置在該第二晶片。
  15. 如申請專利範圍第14項所述的靜電放電防護裝置，更包括： 一第三箝位電路，被配置在該第二晶片，其中該第三箝位電路的一第一端與一第二端分別耦接於該第三電源軌線與該第四電源軌線。
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