JP2012253266A - 半導体集積回路 - Google Patents

Abstract

【課題】実装工程中のＥＳＤ保護とともに、保護用トランジスタのオフリーク電流を低減する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路において、ＲＣ構成の検出回路の出力を、電源配線２のサージを基準電圧配線３に流す保護用トランジスタ５のゲートに伝達するインバータ回路４内で、出力が上記ゲートに接続されたインバータを、電源配線と第３の電源線７との間に接続している。第３の電源線は実装時には、オープンで実装後には負電圧に接続する。
【選択図】図２

Description

本開示技術は、被保護回路と、当該被保護回路の電源線に発生するサージを除去する保護回路とを同一の半導体基板に形成した半導体集積回路に関する。

一般に、ＬＳＩ（Large Scale Integrated Circuit）等の半導体集積回路は、その微細化および低電圧化に伴って、所定の機能をもつ回路（以下、内部回路または被保護回路という）の電源線に発生するサージから内部回路を保護することの重要性が増している。

電源線に発生するサージは、代表的なものとして、電源線の外部端子に対する静電気放電（Electrostatic Discharge：ＥＳＤ）によって電源線電圧が急上昇するＥＳＤサージが知られる。

ＥＳＤサージによって、外部端子に高電圧パルスが発生した場合、内部回路が破壊されることを防ぐ目的で、ＥＳＤ保護のための素子又は回路が内部回路（被保護回路）とともに半導体基板に集積化される。

ＥＳＤ保護のための素子又は回路として、ＧＧＭＯＳ（Gate Grounded MOS）、サイリスタ、ＲＣＭＯＳなどが知られている。それぞれのＥＳＤ保護のための素子，回路は用途によって使い分けされているが、近年、設計が比較的簡単なＲＣＭＯＳ構成の保護回路がよく使われる。

図１に、ＲＣＭＯＳ構成のＥＳＤ保護回路の回路構成図を示す。なお、図１は、下記非特許文献１の開示技術に基づく図である。以下、この回路構成とその動作を説明する。

図１に図解するＲＣＭＯＳ構成のＥＳＤ保護回路１は、多くの内部回路がＣＭＯＳ構成であり、内部回路６とのプロセスの親和性が高い構成として、抵抗（Ｒ）と容量（Ｃ）を検出素子と、インバータといったＣＭＯＳ回路を用いている。このＥＳＤ保護回路１は、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、保護用トランジスタ５を、電源配線２と基準電圧配線３との間に図示のように接続して構成されている。

より詳細には、ＥＳＤ保護回路１は、ＥＳＤに起因して電源配線２に発生する高電圧パルスを基準電圧配線３に逃がすＭＯＳトランジスタ（以下、保護用トランジスタ）５を電源配線２と基準電圧配線３との間に配置している。保護用トランジスタ５のドレインを電源配線２に、ソースを基準電圧配線３にそれぞれ接続している。さらに、電源配線２と基準電圧配線３の間に抵抗性素子Ｒと容量性素子Ｃとを直列に接続してＲＣ直列回路を構成している。そして、素子間ノードをＣＭＯＳインバータ回路３の入力に、ＣＭＯＳインバータ回路３の出力を保護用トランジスタ５のゲートに、それぞれ接続している。

このＥＳＤ保護回路は、抵抗性素子Ｒと容量性素子Ｃによる時定数を利用して、通常の電源配線の電位的な立ち上げや揺らぎ等には反応しないように設計される。
通常の電源投入時のように電源配線の電位を意図的に立ち上げる場合、そのパルスの立ち上がり速度がＥＳＤサージ発生時に比べて小さい。そのため、抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線の電位の上昇に余り遅れることなく立ち上がる。

一方、通常の動作で想定されるより高い周波数のパルス（例えばＥＳＤサージ）が電源配線２に印加されると、ＲＣ直列回路内で抵抗性素子Ｒと容量性素子Ｃとを接続するノードの電位ＶＲＣが、電源配線２の電位上昇に遅れて立ち上がる。ＥＳＤの代表的なモデルであるＨＢＭ（Human Body Model）における電位上昇は数百ナノ秒という極めて短い時間に生じ、そのような高い周波数の電位上昇で、上記電位ＶＲＣが電源配線２の電位上昇に遅れて立ち上がるようにＲＣ直列回路の時定数が決められている。

電源配線の電位の立ち上がりから遅れて電位ＶＲＣが立ち上がると、電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達するまでの期間だけ、ＣＭＯＳインバータ回路４で発生した正のパルスが保護用ＭＯＳトランジスタ５のゲートに印加される。
よって、この正のパルスで規定される時間だけ保護用ＭＯＳトランジスタ５がオンして、ＥＳＤサージを電源配線２から基準電圧配線３に排除する。そのため、電源配線２と基準電圧配線３間に接続されている内部回路６はＥＳＤサージから保護される。

電位ＶＲＣがＣＭＯＳインバータ回路４のインバータの閾値に達すると、保護用ＭＯＳトランジスタ５のゲートに印加される正のパルスが終了するため、速やかに当該トランジスタがオフする。
このようにして、ＲＣＭＯＳ構成のＥＳＤ保護回路は、抵抗（Ｒ）と容量（Ｃ）を用いた検出回路（ＲＣ直列回路）によってＥＳＤサージを検出し、当該検出回路の検出結果に応答してＥＳＤサージを速やかに電源配線から除去する。

C. A. Torres et al; "Modular, Portable, and Easily Simulated ESD Protection Networks for Advanced CMOS Technologies", Electrical Overstress/Electrostatic Discharge Symposium, September 11-13. Symposium Proceedings, P.81-94, Fig. 1.

ＥＳＤは、電源配線２が接続された外部端子（ＶＤＤ端子）２Ｔに対し発生することが多い。ＥＳＤは基準電圧配線３が接続された外部端子（ＶＳＳ端子）３Ｔに対しても発生するが、基準電圧配線３は通常、半導体集積回路の各回路を共通に接地するために張り巡らされており、容量が大きいため電位が揺れにくい。このため基準電圧配線３に対して発生したＥＳＤ起因のノイズが回路動作に与える影響は、ＶＤＤ側ほどではない。

一方、半導体集積回路が電子機器内に実装された後でＥＳＤが発生することも皆無ではない。但し、静電気による放電であるため、静電気を帯電するもの（人体や実装機器）が近くに存在する状態で発生する確率が高い。よって、半導体集積回路が製造されている最中や組み立て中、すなわち半導体集積回路を回路基板あるいはインターポーザというパッケージ基板等に実装中でのＥＳＤ保護は重要である。

実装中では、基準電圧配線３が先に、例えばグラウンド電位に接続され、電源配線２はフローティング状態での作業が存在する。例えば、半導体集積回路が基板等に接合されている場合、基準電圧配線３も半導体基板を介して接地状態にあると看做してよい場合での作業が存在する。
このように基準電圧配線３のみ接地された片側接地状態で、外部端子から電源配線２にＥＳＤサージが侵入すると、ＥＳＤサージが内部回路を破壊するおそれがある。

ＥＳＤサージは高電圧パルスであるため、その高電圧によって図１に示すＥＳＤ保護回路も一瞬バイアスされ得る。保護用トランジスタ５は、電源電圧ＶＤＤが印加されている通常動作時にはＭＯＳ動作でサージ放電を行う。

一方、ＣＭＯＳインバータ回路４にとっても、ＥＳＤサージ電圧が駆動バイアス源となる。
インバータは、ＰＭＯＳとＮＭＯＳといった２つのトランジスタからなる。通常、バイアス電圧のほぼ中間レベルがインバータの反転動作の閾値となることから、この閾値に至らない間は反転動作できず、動作遅延がある。

ＥＳＤサージ電圧が駆動バイアス源となるインバータ回路では、駆動バイアスがごく短い時間しか印加されないため、インバータ回路が動作しないことがある。

また、実装後に通常動作させる際には、以下の如く、オフリーク電流に起因した消費電力が大きいという不利益がある。

図１に示す保護用トランジスタ５は、本来ならば、内部回路６内に設けられた、チャネルの導電型が同じトランジスタと一括して形成することが望ましい。

保護用トランジスタ５は、オン抵抗を小さくしてクランプ電圧を抑制することが要求される。オン抵抗削減のためには、ゲート幅やゲート長を内部回路側より大きくせざるを得ない。その場合、どうしてもオフリーク電流が大きくなってしまい、このことが消費電力を増大させる。
ここで「クランプ電圧」とは、保護用トランジスタが動作しているときのソースとドレイン間の一定電圧であり、この電圧は内部回路６にも印加される。内部回路６の低電圧化に伴って、このクランプ電圧も下げる必要があるが、上記消費電力の問題がネックとなってクランプ電圧の低減がなかなか進まないのが実情である。
よって、ゲート幅やゲート長といったクランプ電圧と関係するパラメータを用いることなく、オフリークを低減できることが望まれている。これができれば保護用トランジスタを内部回路と一括形成が可能となるが、そのような提案は未だなされていない。

本開示技術は、上記したように実装中でのＥＳＤ保護を確実に行うことが可能な構成を有する半導体集積回路を提案するものである。
また、別の観点で見ると、本開示技術は、上記したクランプ電圧に影響を与えることなくリーク除去のためのトランジスタでオフリークを低減可能な構成を有する半導体集積回路を提案するものである。

本開示技術に関わる一形態の半導体集積回路は、第１及び第２の電源線と、前記第１及び第２の電源線間に接続されて電源電圧が供給される被保護回路と、前記第１の電源線に発生するサージを検出する検出回路と、互いに直列に接続された少なくとも１つのインバータを含むインバータ回路と、前記第１及び第２の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第２の電源線に流す保護用トランジスタと、を同一の半導体基板に有する。前記インバータ回路は、前記保護用トランジスタの制御ノードに出力が接続されたインバータが前記第１及び第２の電源線とは別の第３の電源線と前記第１の電源線との間に接続されている。

この構成では、第１の電源線の電位変動があっても、その電位変動の速度（例えば電位の立ち上がりの速度）が、あまり大きくない場合、抵抗性素子と容量性素子の素子間ノードの電位は、第１の電源線の電位変動にほぼ追従して変化する。このため、インバータ回路の最終段のインバータによって保護用トランジスタはオンしない。
一方、サージ印加時のように第１の電源線の電位変動の速度が大きいと、抵抗性素子と容量性素子の素子間ノードの電位は、抵抗性素子と容量性素子の時定数によって決まる遅延によって立ち上がるまでの時間が長くなる。このとき素子間ノードの電位がインバータ回路のインバータの閾値電圧を超えるまでの短い時間だけ、当該インバータ回路によって保護用トランジスタがオンする。素子間ノードの電位がインバータの閾値電圧を超えると、保護用トランジスタがオフする。
このため、ある程度高いノイズは第１の電源線から第２の電源線に排出され、この電圧が高いノイズから被保護回路が破壊されることはない。

本開示技術では、インバータ回路が少なくとも１つのインバータから構成される。本開示技術では、インバータが１つの場合は当該インバータを、複数の場合は最終段のインバータを、第１の電源線と第３の電源線との間に接続している。つまり、被保護回路の共通電圧線としても用いられる第２の電源線と分けて第３の電源線を、最終段のインバータ専用に設けている。

例えば組み立て時においては、第１の電源線はオープン状態であるが、第２の電源線は電位固定されていることが多い。そのような片側固定の状態で第１の電源線にサージが発生すると、そのサージ発生に応答して抵抗性素子と容量性素子の素子間ノードに電位変化が出現する。

このとき本開示技術の適用がない場合、全てのインバータが、電位固定された第２の電源線の電位を基準に、第１の電源線に印加されるノイズ電圧でバイアスされる。そのため、インバータ回路に大きな遅延が生じ、保護用トランジスタがオンしないことがある。

これに対し、本開示技術が適用された上記構成によれば、組み立て時にはオープンとなる第３の電源線と第１の電源線との間に最終段のインバータが接続されている。つまり、電位固定され、あるいは配線容量が大きくて電位的に動きにくい第２の配線ではなく、第３の配線に最終段のインバータが接続されている。このため、遅延の影響が最も大きい最終段のインバータの応答性がよくなる。したがって、第１の電源線がオープン状態である組み立て時等においても、インバータ回路が正常動作し、サージが確実に第１の電源線から除去される。

組み立てが終了し、製品として通常動作する際に以下の利点がある。
第３の電源線は、第２の電源線とは独立した電圧を設定することが可能である。よって、第３の電源線に、保護用トランジスタのオフ時に、リーク電流がほぼ流れないとみなせるまでチャネルを確実に閉じるための電圧を設定することができる。例えば、保護用トランジスタのチャネル導電型がＮ型の場合、この電圧として負電圧を好適に用いる。この時、最終段のインバータは、第３の電源線側のトランジスタがオンし、この第３の電源線の印加電圧（例えば負電圧）をリーク除去トランジスタの制御ノードに伝達する動作を行う。このためオフリーク電流量が低下する。

本開示技術によれば、実装中での保護を確実にし、また実装後の通常動作時には、クランプ電圧に影響を与えることなく保護用トランジスタのオフリーク電流低減が可能な半導体集積回路を提供することができる。

実施形態に関わり、背景技術説明に用いたＲＣＭＯＳ構成のＥＳＤ保護回路の構成図である。 ＥＳＤ保護回路の回路構成図である。 図３は、最終段のインバータ動作の説明図である。 本開示技術の効果を調べたシミュレーション時の回路図と結果を示す図である。 Ｎ型ＭＯＳトランジスタのゲート電圧対ドレイン電流の特性図である。 負電圧（−ＶＳ）を−０．５Ｖとしたときの図５と同じ特性図である。

本開示技術に関わる保護回路を有する半導体集積回路を、ＥＳＤ保護回路を有する場合を代表的な例として、以下、図面を参照して説明する。
次の順で説明を行う。
１．第１の実施の形態、
［保護回路の回路構成］、
［保護回路の動作］、
［オフリークの低減］。
２．変形例。

＜１．第１の実施の形態＞
［保護回路の回路構成］
図２に、本開示技術に関わるＥＳＤ保護回路の回路構成を示す。図２は、図１のインバータ回路記号を具体的なトランジスタ構成にした図である。図２においても、図１と同様にＶＤＤ端子２Ｔ、ＶＳＳ端子３Ｔ等の外部端子が設けられているが、これらの外部端子は図示を省略している。また、電源配線２と基準電圧線３とに接続されて電源供給を受ける内部回路（被保護回路）が設けられている。
これらの回路構成が同一の半導体基板に集積化されることによって半導体集積回路が形成されている。

図２に図解されるＲＣＭＯＳ構成のＥＳＤ保護回路１は、ＶＤＤ端子（図１の符号２Ｔ）が接続された「第１の電源線」としての電源配線２と、「第２の電源線」の一例として、例えばＶＳＳ端子（図１の符号３Ｔ）が接続された基準電圧配線３とを有する。電源配線２と基準電圧配線３との間には電源電圧ＶＤＤが印加される。

電源配線２と基準電圧配線３に接続されて電源電圧ＶＤＤが供給される内部回路（被保護回路）６が配置されている。
電源配線２と基準電圧配線３に接続される内部回路６以外のすべての回路素子は、内部回路６を保護対象とするＥＳＤ保護回路１を構成する。

ＥＳＤ保護回路１において、電源配線２と基準電圧配線３の間に、抵抗性素子Ｒ及び容量性素子Ｃと、ＣＭＯＳインバータ回路４と、保護用トランジスタ５とが設けられている。

本実施形態においては、保護用トランジスタ５はチャネルの導電型がＮ型のトランジスタであり、ドレインが電源配線２に、ソースが基準電圧配線３に接続されている。また、保護用トランジスタ５の基板領域（Ｐ型ウェル等）はソースと電気的に短絡されているが、この構成は安定動作のために望ましいが必須ではない。
保護用トランジスタ５は、電源配線２に、例えば電源端子２Ｔを介して発生するＥＳＤ起因の正の高電圧パルス（例えばＥＳＤサージ）を基準電圧配線３に逃がす機能をもつ。

電源配線２と基準電圧配線３の間に抵抗性素子Ｒと容量性素子Ｃとを直列に接続したＲＣ直列回路（検出回路）が接続されている。検出回路は、抵抗性素子Ｒと容量性素子Ｃとの接続点をＣＭＯＳインバータ回路４の入力に接続している。
なお、本実施形態においては、上記のように電源配線２に発生する正の高電圧パルスの除去を目的とするため、抵抗性素子Ｒを電源配線２側に接続し、容量性素子Ｃを基準電圧配線３側に接続している。

正の高電圧パルス（ＥＳＤサージ）が電源配線２に発生したときに、抵抗性素子Ｒと容量性素子Ｃとの接続ノードの電位ＶＲＣが変動する。ＣＭＯＳインバータ回路４は、このＲＣ素子間の電位ＶＲＣの変動に基づいて、保護用トランジスタ５の制御電極（ゲート）を制御する回路である。

ＣＭＯＳインバータ回路４は、１つ以上のインバータを有する。図２では３段構成を示す。
各インバータは、電源配線２と基準電圧配線３間に直列に接続されたＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎを有する。
初段のインバータＩｎｖ１におけるＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ゲートが、抵抗性素子Ｒと容量性素子Ｃの間に接続されている。また、ＰＭＯＳトランジスタ４ＰとＮＭＯＳトランジスタ４Ｎの共通ドレインが、次段のインバータＩｎｖ２の入力に接続されている。
次段および最終段のインバータＩｎｖ２，Ｉｎｖ３もほぼ同様に構成されている。
最終段のインバータＩｎｖ３の出力が、保護用トランジスタ５のゲート（制御電極）に接続されている。

本実施形態では、最終段のインバータＩｎｖ３のみ、そのＮＭＯＳトランジスタ４Ｎのソースが基準電圧配線３（第２の電源線）とは別の第３の電源線７に接続されている。

第３の電源線７は、本例では、負電圧（−ＶＳ）を供給するための配線であり、図示しない外部端子（−ＶＳ端子）に接続させてもよい。
なお、内部回路６が同じ負電圧（−ＶＳ）を用いる回路であれば、ＥＳＤ保護回路１は、第３の電源線７を内部回路６と共用することが望ましい。
また、負電圧（−ＶＳ）を半導体集積回路内で電源電圧（ＶＤＤ）等から生成する場合は、その外部端子は不要である。

［保護回路の動作］
より詳細な上記ＥＳＤ保護回路１の動作を、以下に説明する。
ＥＳＤ保護回路の動作は、以上の概略で説明した動作に対応した以下の（１）,（２）に示す２つの状況に加え、３つ目の（３）に示す組み立て或いは基板実装時の状況での要求を満たさなくてはならない。

（１）通常動作中（サージ印加なし）：
ここで「通常動作中（サージ印加なし）」とは、通常動作時に予定されている電源線の電位変動はあっても、保護用トランジスタ５をオンさせるほどの大きなサージが電源線に印加されない動作状態をいう。予定されている電源線の電位変動とは、電源立ち上げ時や立ち下げ時の電位変動、さらには、回路動作に起因して電源線が小さな振幅で揺れるような電位変動のことである。

電源配線２（第１の電源線）が電源電圧ＶＤＤで保持されているときは、図２の容量性素子Ｃは、高インピーダンス状態なので、素子間ノードの電位ＶＲＣは、ほぼＨ（ＶＤＤ）レベルをとる。このＨレベルは、３つのインバータのうちの初段のインバータＩｎｖ１の入力に印加されるので、その出力がＬ（ＶＳＳ）レベルをとる。この初段のインバータの出力（Ｌレベル）は、次とその次のインバータＩｎｖ２,Ｉｎｖ３の各出力を確定している。よって、Ｈ（ＶＲＣ）→Ｌ（Ｉｎｖ１出力）→Ｈ（Ｉｎｖ２出力）→Ｌ（Ｉｎｖ３出力）となる。

このとき、保護用トランジスタ５のゲートはＬ（ＶＳＳ）レベルであるため、保護用トランジスタ５のチャネルは閉じている。したがって、電源電圧ＶＤＤが印加された電源配線２から、基準電圧ＶＳＳが印加された基準電圧配線３へ電流は流れない。

ここで、本開示技術では、第３の電源線７が、第２の電源線（基準電圧配線３）独立に電圧を設定できることから、保護用トランジスタ５のオフリーク電流が低減されている。例えば、本例のように、負電圧（−ＶＳ）を第３の電源線７に供給する。この場合、最終段のインバータＩｎｖ３が動作時に、そのＮＭＯＳトランジスタ４Ｎがオンして負電圧（−ＶＳ）を保護用トランジスタ５のゲートに与える。保護用トランジスタ５は、本開示技術が非適用の場合に基準電圧ＶＳＳ（通常、０Ｖ）が印加されるよりも、負電圧（−ＶＳ）が印加された場合に、オフリーク電流が各段に低減される。
なお、オフリーク電流の低減については、別途後述する。

一方、電源配線２が基準電圧（例えばＧＮＤ）を保持しているときは、保護用ＭＯＳトランジスタ５のソースとドレイン間にバイアス電圧が印加されないので、保護用ＭＯＳトランジスタ５はオンしない。

通常動作時の電源立ち上げ時には、電源配線２の電位がＬからＨに推移する。しかし、このようにサージに比べて遅い（小さい速度の）電源配線２の電位上昇では、電源配線２の電位上昇にほぼ追従して電位ＶＲＣが立ち上がるので、保護用ＭＯＳトランジスタ５がオンすることはない。

（２）サージ印加時：
ＥＳＤサージが外部端子（ＶＤＤ端子）で発生し、これが電源配線２に侵入すると、容量性素子Ｃがごく短い時間だけ低インピーダンス状態となる。そのため、コンデンサへの高周波パルス入力と同様の効果により、容量性素子Ｃに放電電流が流れる。このため、当該容量性素子Ｃと抵抗性素子Ｒの時定数で決まる遅延が発生し、電源配線２の電位立ち上がりに対して、電位ＶＲＣの立ち上がりが遅れる。そのため、電源配線２の電位が立ち上がって保護用ＭＯＳトランジスタ５にバイアス電圧が印加され始めてから、電位ＶＲＣが初段インバータの閾値電圧に達するまでの間のごく短い期間だけ、保護用ＭＯＳトランジスタ５がオンする。

より詳細には、最終段のインバータＩｎｖ３の入力がＬレベルになるため、当該インバータを構成するＰＭＯＳトランジスタ４Ｐのチャネルが開いて導通し、ＮＭＯＳトランジスタ４Ｎのチャネルは閉じて非導通となる。そのため、最終段のインバータＩｎｖ３がＨレベル（ＶＤＤレベル）を保護用トランジスタ５のゲートに出力する。
よって、保護用トランジスタ５のゲートの電位は短い時間だけＨレベルとなるので、そのチャネルが開き、電源配線２からＥＳＤサージが基準電圧配線３に流れる。
これが通常動作中にＥＳＤ保護回路が機能するときの動作である。

（３）組み立て作業中にＥＳＤサージが入ったとき：
組立作業中は、通常、静電対策のため基準電圧配線３のみ基準電位（例えばＧＮＤ）に接続されていることが多い。その一方、電源配線２がつながる電源電圧ＶＤＤの外部端子（ＶＤＤ端子）には結線が行われていない。このとき、各インバータに電源が供給されていないため、保護用トランジスタ５のゲート電位は不確定（例えば、フローティング）となっている。

一方、第３の電源線７の電位もフローティングとなっている。負電源が外部から与えられる場合、その外部端子：（−ＶＳ）端子に結線が行われていない。あるいは、負電源を内部発生する場合、その発生を行う電源回路の電源供給がなされていないので、第３の電源線７に対する電位固定は行われていない。

この状態で、ＶＤＤ端子にＥＳＤサージが急に入ると、このＥＳＤサージを電源電圧ＶＤＤの代わりとして、３つのインバータおよび保護用ＭＯＳトランジスタ５が短い時間だけ動作可能となる。

ここで、本開示技術が非適用の場合、つまり最終段のインバータＩｎｖ３の低電位電源への接続側（以下、ソース側という）が基準電圧配線３に接続されている場合を考える。
このとき３つのインバータが、短い時間で印加されたＥＳＤサージをバイアス源（電源）として動作しようとするが、電源供給時間が短いため、電位変動を遅れて受ける後段のインバータほど反転しづらくなる。このため、ＣＭＯＳインバータ回路４全体としては正しい動作ができず、保護用ＭＯＳトランジスタ５が有効にオンしないことがある。

これに対し、本開示技術では、最終段のインバータＩｎｖ３のソース側が、オープン状態の第３の電源線７に接続されている。このため、ソースが基準電圧配線３で電位固定された他のインバータに比べるとインバータ閾値電圧が小さく、ＥＳＤサージによる短い電源供給であっても速やかに反転動作する。
本開示技術では、このように、初段のインバータに入力があってから反転動作するまでの時間が長く最も遅延の影響が大きい最終段のインバータＩｎｖ３のソース側を電位的にオープンとすることで、この最終段のインバータの応答性を良くしている。
ＣＭＯＳインバータ回路４は、最終段のインバータの応答性を良くするだけで正しく動作し、本開示技術では、このことを利用してＣＭＯＳインバータ回路４の正常動作を保証する。そのため、組み立て時でも保護用ＭＯＳトランジスタ５が短い時間だけオンして、ＥＳＤサージ除去が可能となる。

図３は、ＣＭＯＳインバータ回路４内の各インバータの入出力の電位の遷移を示す回路図である。
上記したように各インバータが正しく動作するには、図３に示す素子間ノードの電位ＶＲＣから、保護用トランジスタ５のゲート電位に到るまで（Ｌ→Ｈ→Ｌ→Ｈ）と示すように電位レベルの反転遷移が行われる必要がある。しかし、これらの３つのインバータは、同じＥＳＤサージパルスで電源供給を受けるため、後段のインバータほど反転動作しづらくなる。

本開示技術では、最も反転しづらい最終段のインバータＩｎｖ３のソース側を電位的にオープンとすることで、そのインバータ反転の閾値電圧を小さくしている（反転しやすい方向に変化させている）。よって、最終段のインバータＩｎｖ３の出力が確実にＨとなり、このＨの期間だけ保護用ＭＯＳトランジスタ５がオンして、ＥＳＤサージパルスの除去電流Ｉが保護用トランジスタ５に流れる。

図４に、最終段のインバータのソース側を電位固定した場合とオープンとする場合の応答性の違いを調べたシミュレーション結果を示す。
図４において、（Ａ１）がソース側電位を固定とした回路図、（Ｂ１）が、その回路の動作シミュレーションで得られた電位変化のプロット図である。また、図４において、（Ａ２）がソース側をオープンとした回路図、（Ｂ２）が、その回路の動作シミュレーションで得られた電位変化のプロット図である。

なお、この回路シミュレーションでは、ソース側を電位的に固定するかオープンとするかによる応答性の違いはインバータの段数に依存しないため、用いる回路は、その応答性の違いが分かる最小の２段構成としている。
図４（Ａ２）では、回路動作の安定性のため、最終段のインバータのソース側のＮＭＯＳトランジスタを高抵抗（１００ＭΩ）で置き換えている。ＮＭＯＳトランジスタのソース側を電位的にオープンとすると、当該ＮＭＯＳトランジスタは動作には関係しないため、これを、オープンと等価な高抵抗（１００ＭΩ）で置き換えることが可能である。

図４（Ｂ１），図４（Ｂ２）において、符号ＮＤ０が初段の入力ノードの電位、符号ＮＤ１が初段と最終段の段間のノードの電位、符号ＮＤ２が最終段の出力ノードの電位のそれぞれについての推移曲線を表している。
図４（Ｂ１）と図４（Ｂ２）を比較すると明らかなように、初段の入力ノードの電位を立ち上げてから（ＮＤ０）、最終段の出力ノードの電位が立ち上がるまで（ＮＤ２）の追従性（応答性）が、最終段のインバータのソース側を電位的にオープンとすることで明らかに改善されることが判る。このことは、インバータのソース側をオープンとすることで反転しやすくなることに起因する。
本開示技術は、この応答性の改善により、組み立て時のＥＳＤサージ保護動作を確実に行うことを可能とする。

［オフリークの低減］
次に、上記（１）の通常動作時のオフリーク低減について述べる。

ＲＣＭＯＳ構成のＥＳＤ保護回路１において、通常動作中、図２に示す保護用トランジスタ５は、ゲート電位が基準電圧ＶＳＳ（例えば、０Ｖ）で駆動されている場合、ゲートがオフでチャネルは閉じている。
しかしながら、保護用トランジスタ５のソースとドレイン間にはオフリークといわれる、わずかな電流が流れる。

一般に、保護用トランジスタ５は、大量の電流を流せるだけの大きさ（ゲート幅）を持つため、このオフリーク電流は、消費電力の観点から無視できない。

図５に、典型的なＮ型ＭＯＳトランジスタのゲート電圧（Ｖｇａｔｅ）対ドレイン電流（Ｉｄｒａｉｎ）の特性グラフを示す。
図４に示すように、ＶＧ＝０Ｖのときに、図中に示しただけの電流が流れている。本例では、グラフから読み取ると、単位ゲート幅（１μｍ）当たり、約０．１ｎＡ弱のオフリーク電流が発生している。

このオフリーク低減のため、本実施形態では、最終段のインバータＩｎｖ３のみ、そのＮＭＯＳトランジスタ４Ｎのソースを、基準電圧ＶＳＳより低い負電圧（−ＶＳ）でバイアスしている。

通常動作時には、最終段のインバータＩｎｖ３の入力はＨレベルとなっている。よって、このインバータＩｎｖ３を構成するＮＭＯＳトランジスタ４Ｎはチャネルが開いた状態であり、ＰＭＯＳトランジスタ４Ｐはチャネルが閉じている。
ＮＭＯＳトランジスタ４Ｎのオン抵抗が無視できるほど小さいと、インバータＩｎｖ３の出力は、負電圧（−ＶＳ）そのものとなる。ＮＭＯＳトランジスタ４Ｎのオン抵抗が無視できない場合でも、負電圧（−ＶＳ）を基準電圧ＶＳＳより十分小さくすると、保護用トランジスタ５のオフリーク電流を十分低減できる。

図５に、負電圧（−ＶＳ）を−０．５Ｖとしたときの図４と同じ特性グラフを示す。
図５のように、負電圧（−ＶＳ）を基準電圧ＶＳＳ（＝０Ｖ）からわずか０．５Ｖ下げただけでも、保護用トランジスタ５のオフリーク電流が５桁ほど低下している。このため、負電圧の印加が、オフリーク低減に十分な効果を奏することがわかる。

＜２．変形例＞
以上の回路構成は、上記説明に限定されない。
例えば、以上の説明では、ＥＳＤサージが正のパルス電圧であることを前提とした。ＥＳＤサージが負の場合、図２に示す抵抗性素子Ｒと容量性素子Ｃの位置を入れ替え、かつ、保護用トランジスタ５をＮ型チャネルのものから、Ｐ型チャネルのものに変更するとよい。

但し、正のＥＳＤサージ除去を目的とする図１の回路、あるいは、負のＥＳＤサージ除去を目的とする本変形例の回路において、逆極性のＥＳＤサージの除去は可能である。
例えば図１の回路では、負のＥＳＤサージが電源配線２に発生するとする。この負のサージは、保護用ＭＯＳトランジスタ５の高電位電源側のＰＮ接合、つまりＮ型のドレイン不純物領域とＰ型の基板領域（例えばＰウェル領域）間のＰＮ接合のダイオードを順方向にバイアスする。そのため、負のＥＳＤサージは、この順方向にバイアスされたＰＮ接合ダイオードを介して速やかに電源配線２から基準電圧配線３に排出される。
同様に、保護用ＭＯＳトランジスタ５をＰ型とした場合の変形例に関わる回路において、正のＥＳＤサージは、電源配線２に接続された高電位電源側のＰＮ接合ダイオードが順方向にバイアスされてオンするため、速やかに電源配線２から基準電圧配線３に排出される。

これらの場合、ＣＭＯＳインバータ回路４におけるインバータは、１段または１段より大きい奇数段とすることが望ましい。
但し、図１の回路では正のサージ除去を主に行い、変形例では負のサージ除去を主に行う場合、インバータの段数を偶数としてもよい。この場合、図１の回路において保護用ＭＯＳトランジスタ５をＰ型に、変形例において保護用ＭＯＳトランジスタ５をＮ型とする。

また、抵抗性素子Ｒは抵抗そのものでなくともインピーダンスとして抵抗とみなせる素子であれば何でもよい。容量性素子Ｃについても同様で、容量そのもの（キャパシタ）に限らず、インピーダンスとして容量とみなせる素子であれば何でもよい。

以上の説明では、第３の電源線７に印加する電圧を負電圧としたが、これは電源配線２に正電圧を印加し、基準電圧配線３が接地されることを前提としたためである。
よって、必ずしもＶＤＤ、ＶＳＳ、負電源という３種類でなくても、相対的に、高い、中位、低いという３種類の電位をもつ電源を用いることができる。その場合、第１の電源線と第３の電源線との印加電圧差が、第１の電源線と第２の電源線の印加電圧差より大きいことを要件とする。

さらに、実装時あるいは組み立て時の説明を行ったが、ウェハ製造時のＥＳＤ保護にも効果を奏する。
ウェハ製造工程におけるＰＣ（ペレットチェック）時などの測定では、基板裏面などがアースに落とされてそれなりのＥＳＤ保護対策がなされる。この場合、上記の実装時と同様にＥＳＤ保護が行われる。

以上説明してきた本実施形態によれば、パッケージ組み立て時、基板への実装時あるいはウェハ製造時において、確実にＥＳＤ保護を行うことができる。

また、通常動作時には、ゲート長やゲート幅といったクランプ電圧に影響する素子パラメータを変更しなくても、保護用トランジスタのオフリークを容易に低減することができる。

ゲート長やゲート幅といった素子パラメータを変える場合、デバイスの再設計となるが、本実施形態では、第３の電源線の追加で足りるため、従来から配線を一部違えるだけである。例えば、最終段のインバータのＮＭＯＳトランジスタのソースのＶＳＳ（例えばグラウンド）線との接続を切って、新たに設けた負電源配線（第３の電源線）に接続するという変更のみで、上記顕著な効果を得ることが可能である。

図５に示すように少しの電圧変更で大幅なリーク低減が望めるため、保護用トランジスタ（保護用トランジスタ）のゲート長やゲート幅を、内部回路内の同じ導電型のトランジスタと揃え、あるいは近づけることができる。
保護用トランジスタは、ある程度高い電流駆動力が必要なため、ゲート幅は大きくしてもよいが、ゲート長、チャネル濃度、その他の不純物濃度等は内部回路のトランジスタ同じにできる。よって、内部回路のＰウェルに、Ｎ型の保護用トランジスタ５およびインバータと、内部回路内のＮ型トランジスタとを一括して形成することができる。さらに、抵抗性素子を薄膜抵抗とし、容量性素子をＭＩＭキャパシタとして、内部回路の多層配線層内に埋め込んで、さらにＥＳＤ保護回路と内部回路の一体化を図ることもできる。

１…ＥＳＤ保護回路、２…電源配線（第１の電源線）、２Ｔ…外部端子（ＶＤＤ端子）、３…基準電圧配線（第２の電源線）、３Ｔ…外部端子（ＶＳＳ端子）、４…ＣＭＯＳインバータ回路、４Ｐ…ＰＭＯＳトランジスタ、４Ｎ…ＮＭＯＳトランジスタ、５…保護用トランジスタ、６…内部回路（被保護回路）、７…第３の電源線。

Claims (11)

1. 第１及び第２の電源線と、
   前記第１及び第２の電源線間に接続されて電源電圧が供給される被保護回路と、
   前記第１の電源線に発生するサージを検出する検出回路と、
   互いに直列に接続された少なくとも１つのインバータを含むインバータ回路と、
   前記第１及び第２の電源線間に接続され、前記検出回路の出力により制御されて前記サージを前記第２の電源線に流す保護用トランジスタと、
   を同一の半導体基板に有し、
   前記インバータ回路は、前記保護用トランジスタの制御ノードに出力が接続されたインバータが前記第１及び第２の電源線とは別の第３の電源線と前記第１の電源線との間に接続されている
   半導体集積回路。
2. 前記インバータ回路は、
   複数のインバータを含み、
   最終段のインバータが、前記第３の電源線と前記第１の電源線との間に接続され、
   他のインバータが前記第１及び第２の電源線間に接続されている
   請求項１に記載の半導体集積回路。
3. 前記第３の電源線に供給される電圧は、前記第１の電源線に供給される電圧との電圧差が、前記第１及び第２の電源線間に供給される電源電圧より大きい電圧である
   請求項１または２に記載の半導体集積回路。
4. 前記ノイズが発生する前記第１の電源線に正電圧が供給され、
   前記第２の電源線に接地電圧が供給され、
   前記第３の電源線に負電圧が供給される
   請求項３に記載の半導体集積回路。
5. 前記インバータの段数が奇数であり、
   前記保護用トランジスタのチャネル導電型がＮ型である
   請求項４に記載の半導体集積回路。
6. 前記インバータの段数が偶数であり、
   前記保護用トランジスタのチャネル導電型がＰ型である
   請求項４に記載の半導体集積回路。
7. 前記半導体基板のウェル領域であって、前記被保護回路のトランジスタが形成されたウェル領域内に、当該とランジスとチャネルの導電型が同じ前記保護用トランジスタが形成されている
   請求項５又は６に記載の半導体集積回路。
8. 前記被保護回路は負電源が必要な回路であり、
   前記第３の電源線を、前記被保護回路が負電源線として共用する
   請求項７に記載の半導体集積回路。
9. 前記検出回路が、
   前記第１の電源線に接続された抵抗性素子と、
   前記第２の電源線に接続された容量性素子と
   を直列接続し、
   前記抵抗性素子と前記容量性素子の接続点から、前記第１の電源線に正のノイズが発生することに応答して前記インバータの入力を電位変動させる回路である
   請求項１から８の何れか一項に記載の半導体集積回路。
10. 前記検出回路が、
    前記第１の電源線に接続された容量性素子と、
    前記第２の電源線に接続された抵抗性素子と
    を直列接続し、
    前記容量性素子と前記抵抗性素子の接続点から、前記第１の電源線に負のノイズが発生することに応答して前記インバータの入力を電位変動させる回路である
    請求項１から８の何れか一項に記載の半導体集積回路。
11. 前記第１の電源線、前記第２の電源線、前記第３の電源線のそれぞれが、外部から異なる電圧が印加される外部端子に接続されている
    請求項９または１０に記載の半導体集積回路。

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