TWI500230B - ESD protection circuit - Google Patents

Description

ESD保護電路 參閱相關申請

本申請享有曾在2013年8月28日申請之日本專利申請第2013-177168號之優先權，該日本專利申請的全部內容皆併入本申請案中。

本發明之實施形態，係關於ESD(Electrostatic Discharge)保護電路。

以往，有保護連接於電源線與接地線之間的內部電路不受ESD突波電流影響的ESD保護電路。該ESD保護電路，係用以檢測流動至電源線的ESD突波電流，並使連接於電源線與接地線之間的放電用MOSFET導通。已導通的放電用MOSFET，係將ESD突波電流放電至接地線。

該放電用MOSFET，係被設為必須有在短時間對大電流進行放電的性能。因此，使用大面積的MOSFET。像這樣的放電用MOSFET係在正常動作時為斷開，而在源極- 汲極間經常有漏泄電流(off-leak current)流動。

本發明所欲解決之課題，係提供一種可減低消耗電流的ESD保護電路。

一實施形態之ESD保護電路，係一種保護連接於電源線(連接於電源)與接地線(連接於接地)之間的內部電路不受流動至前述電源線之突波電流影響的ESD保護電路，其特徵係，具備：檢測控制電路，被連接於前述電源線與前述接地線之間，並檢測流動至前述電源線的電流，輸出因應於該檢測結果的控制訊號SC；保護用nMOS電晶體，汲極被連接於前述電源線，且前述控制訊號被供給至閘極；及1階PN接面二極體，正極被連接於前述保護用nMOS電晶體的源極，負極被連接於前述接地線，前述檢測控制電路，係在伴隨著流動至前述電源線之電流的增加而發生之相對於時間的電壓變化之斜率為大於等於事先設定的規定值時，將第1控制電位的前述控制訊號輸出至前述保護用nMOS電晶體的閘極，並使前述保護用nMOS電晶體導通，前述斜率為未滿前述規定值時，將低於前述第1控制電位之第2控制電位的前述控制訊號輸出至前述保護用 nMOS電晶體的閘極，並使前述保護用nMOS電晶體斷開，其他實施形態之ESD保護電路，係一種保護連接於電源線(連接於電源)與接地線(連接於接地)之間的內部電路不受流動至前述電源線之突波電流影響的ESD保護電路，其特徵係，具備：檢測控制電路，被連接於前述電源線與前述接地線之間，並檢測流動至前述電源線的電流，輸出因應於該檢測結果的控制訊號；保護用pMOS電晶體，汲極被連接於前述接地線，且前述控制訊號被供給至閘極；及1階PN接面二極體，正極被連接於前述電源線，負極被連接於前述保護用pMOS電晶體的源極，前述檢測控制電路，係在伴隨著流動至前述電源線之電流的增加而發生之相對於時間的電壓變化之斜率為大於等於事先設定的規定值時，將第1控制電位的前述控制訊號輸出至前述保護用pMOS電晶體的閘極，並使前述保護用pMOS電晶體導通，前述斜率為未滿前述規定值時，將高於前述第1控制電位之第2控制電位的前述控制訊號輸出至前述保護用pMOS電晶體的閘極，並使前述保護用pMOS電晶體斷開，根據上述構成的ESD保護電路，可減低消耗電流。

100‧‧‧ESD保護電路

101‧‧‧內部電路

1000‧‧‧半導體積體電路

DC‧‧‧檢測控制電路

SC‧‧‧控制訊號

Mn‧‧‧保護用nMOS電晶體

VDD‧‧‧電源電壓

VSS‧‧‧接地電壓

TVSS‧‧‧接地端子

TVDD‧‧‧電源端子

LVSS‧‧‧接地線

LVDD‧‧‧電源線

D‧‧‧PN接面二極體

R‧‧‧電阻元件

C‧‧‧電容元件

INX‧‧‧反相電路

X‧‧‧接點

IN1‧‧‧反相器

Tp1‧‧‧控制用pMOS電晶體

Tn1‧‧‧控制用nMOS電晶體

Tp2‧‧‧控制用pMOS電晶體

Tn2‧‧‧控制用nMOS電晶體

IN2‧‧‧反相器

Tp3‧‧‧控制用pMOS電晶體

Tn3‧‧‧控制用nMOS電晶體

Bn‧‧‧PNP型雙極性電晶體

VS1‧‧‧電壓

IN3‧‧‧反相器

VS2‧‧‧電壓

200‧‧‧ESD保護電路

2000‧‧‧半導體積體電路

Mp‧‧‧保護用pMOS電晶體

Bp‧‧‧NPN型雙極性電晶體

〔圖1〕圖1係表示包含實施例1之ESD保護電路100之半導體積體電路1000之構成之一例的電路圖。

〔圖2〕圖2係表示圖1所示之檢測控制電路DC之電路構成之一例的電路圖。

〔圖3〕圖3係在以PNP型雙極性電晶體構成圖1所示之ESD保護電路100之二極體D時、之半導體積體電路1000的電路圖。

〔圖4〕圖4係在以pMOS電晶體構成圖1所示之ESD保護電路100之二極體D時、之半導體積體電路1000的電路圖。

〔圖5〕圖5係表示在變更實施例1之ESD保護電路100之保護用nMOS電晶體Mn的閘極長度時、之正常動作時的洩漏電流、ESD動作時之嵌位電壓及電路面積之關係之一例的圖。

〔圖6〕圖6係表示變更基板/源極間電壓時、之保護用nMOS電晶體Mn之電流電壓特性之一例的特性圖。

〔圖7〕圖7係表示變更閘極長度時、之保護用nMOS電晶體Mn之電流電壓特性之一例的特性圖。

〔圖8〕圖8係表示包含實施例2之ESD保護電路200之半導體積體電路2000之構成之一例的電路圖。

〔圖9〕圖9係在以NPN型雙極性電晶體構成圖8所示之ESD保護電路200之二極體D時、之半導體積體電 路2000的電路圖。

〔圖10〕圖10係在以nMOS電晶體構成圖8所示之ESD保護電路200之二極體D時、之半導體積體電路2000的電路圖。

本發明之一態樣的ESD保護電路，係一種保護連接於電源線(連接於電源)與接地線(連接於接地)之間的內部電路不受流動至前述電源線之突波電流影響的ESD保護電路。ESD保護電路係具備有檢測控制電路，該檢測控制電路係被連接於前述電源線與前述接地線之間，並檢測流動至前述電源線的電流，輸出因應於該檢測結果的控制訊號。ESD保護電路係具備有保護用nMOS電晶體，該保護用nMOS電晶體係汲極被連接於前述電源線，且前述控制訊號被供給至閘極。ESD保護電路係具備有1個PN接面二極體，該PN接面二極體係正極被連接於前述保護用nMOS電晶體的源極，負極被連接於前述接地線。

前述檢測控制電路，係在伴隨著流動至前述電源線之電流的增加而發生之相對於時間的電壓變化之斜率為大於等於事先設定的規定值時，將第1控制電位的前述控制訊號輸出至前述保護用nMOS電晶體的閘極，並使前述保護用nMOS電晶體導通。

前述檢測控制電路係在前述斜率為未滿前述規定值時，將低於前述第1控制電位之第2控制電位的前述控制 訊號輸出至前述保護用nMOS電晶體的閘極，並使前述保護用nMOS電晶體斷開。

以下，根據圖面說明實施例。

〔實施例1〕

圖1，係表示包含實施例1之ESD保護電路100之半導體積體電路1000之構成之一例的電路圖。

如圖1所示，半導體積體電路1000，係包含ESD保護電路100與內部電路101。

電源端子TVDD，係被連接於輸出電源電壓VDD的電源。

接地端子TVSS，係被連接於輸出接地電壓VSS(0V)的接地。

內部電路101，係被連接於電源線LVDD與接地線LVSS之間，該電源線LVDD係經由電源端子TVDD連接於電源，該接地線LVSS係經由接地端子TVSS連接於接地VSS。該內部電路101，係例如由邏輯電路等來構成。

ESD保護電路100，係保護內部電路101不受流動至電源線LVDD的突波電流影響。

該ESD保護電路100係例如如圖1所示，具備有檢測控制電路DC、保護用nMOS電晶體Mn及1個PN接面二極體D。

保護用nMOS電晶體Mn，係汲極被連接於電源線LVDD，後端閘極(基板電極)被連接於接地線LVSS且 控制訊號SC被供給至閘極。

PN接面二極體D，係正極被連接於保護用nMOS電晶體Mn的源極，負極被連接於接地線LVSS。該PN接面二極體D，係具有1個PN接面。

特別是，PN接面二極體D的正極，係如圖1所示，僅被電性連接於保護用nMOS電晶體Mn的源極。藉此，流動至保護用nMOS電晶體Mn之源極之電流的大小，係與流動至PN接面二極體D之電流的大小相等。

檢測控制電路DC，係被連接於電源線LVDD與接地線LVSS之間，並檢測伴隨著流動至電源線LVDD的電流變化所產生的電壓變化，輸出因應於該檢測結果的控制訊號SC。

例如，檢測控制電路DC，係在伴隨著流動至電源線LVDD之電流的增加而發生之相對於電壓變化之時間的斜率為大於等於事先設定的規定值時，將第1控制電位(“High”電位)之控制訊號SC輸出至保護用nMOS電晶體Mn的閘極，並使保護用nMOS電晶體Mn導通。

另一方面，檢測控制電路DC，係在伴隨著流動至電源線LVDD之電流的增加而發生之相對於電壓變化之時間的斜率為未滿前述規定值時，將低於第1控制電位之第2控制電位(“Low”電位)的控制訊號SC輸出至保護用nMOS電晶體Mn的閘極，並使保護用nMOS電晶體Mn斷開。

另外，第2控制電位，係例如為接地線LVSS的接地 電位(0V)。藉此，第2控制電位(“Low”電位)之控制訊號SC被施加至保護用nMOS電晶體Mn的閘極時，保護用nMOS電晶體Mn的閘極-源極間電壓係僅PN接面二極體D的順向電壓形成為負。亦即，保護用nMOS電晶體Mn會確實斷開，而抑制漏泄電流。

在此，圖2係表示圖1所示之檢測控制電路DC之電路構成之一例的電路圖。

檢測控制電路DC係例如如圖2所示，具備有電阻元件R、電容元件C及反相電路INX。

電阻元件R，係一端被連接於電源線LVDD。

電容元件C，係一端被連接於電阻元件R的另一端，另一端連接於接地線LVSS。

反相電路INX，係輸入側被連接於電阻元件R之另一端與電容元件C之一端的接點X，從輸出側輸出控制訊號SC。該反相電路INX，係對接點X的訊號進行波形整形，將反轉其邏輯的訊號輸出為控制訊號SC。

該反相電路INX，係包含奇數階(圖2的例中為3階)的反相器IN1、IN2、IN3。

反相器IN1，係具有控制用pMOS電晶體Tp1與控制用nMOS電晶體Tn1。

控制用pMOS電晶體Tp1，係源極被連接於電源線LVDD，汲極被連接於反相器IN1的輸出(反相器IN2的輸入)，閘極被連接於反相器IN1的輸入(接點X)。

控制用nMOS電晶體Tn1，係源極被連接於接地線 LVSS，汲極被連接於反相器IN1的輸出(反相器IN2的輸入)，閘極被連接於反相器IN1的輸入(接點X)。

又，反相器IN2，係具有控制用pMOS電晶體Tp2與控制用nMOS電晶體Tn2。

控制用pMOS電晶體Tp2，係源極被連接於電源線LVDD，汲極被連接於反相器IN2的輸出(反相器IN3的輸入)，閘極被連接於反相器IN2的輸入(反相器IN1的輸出)。

控制用nMOS電晶體Tn2，係源極被連接於接地線LVSS，汲極被連接於反相器IN2的輸出(反相器IN3的輸入)，閘極被連接於反相器IN2的輸入(反相器IN1的輸出)。

又，反相器IN3，係具有控制用pMOS電晶體Tp3與控制用nMOS電晶體Tn3。

控制用pMOS電晶體Tp3，係源極被連接於電源線LVDD，汲極被連接於反相器IN3的輸出(保護用nMOS電晶體Mn的閘極)，閘極被連接於反相器IN3的輸入(反相器IN2的輸出)。

控制用nMOS電晶體Tn3，係源極被連接於接地線LVSS，汲極被連接於反相器IN3的輸出(保護用nMOS電晶體Mn的閘極)，閘極被連接於反相器IN3的輸入(反相器IN2的輸出)。

在此，各控制用nMOS電晶體Tn1~Tn3及控制用pMOS電晶體Tp1~Tp3，係只要具有輸出控制訊號SC的 驅動能力即可。

因此，流經上述之保護用nMOS電晶體Mn之電流的驅動能力，係被設定為大於流經該些各控制用nMOS電晶體Tn1~Tn3及控制用pMOS電晶體Tp1~Tp3之電流的驅動能力。

於是，例如，保護用nMOS電晶體Mn的大小(閘極寬度)，係被設定為大於控制用nMOS電晶體的大小(閘極寬度)。

具有像這樣構成的檢測控制電路DC，係在正常動作時，將第2控制電位之控制訊號SC輸出至保護用nMOS電晶體Mn的閘極。藉此，保護用nMOS電晶體Mn會斷開。

且，檢測控制電路DC，係對電源線LVDD帶來相對於大於等於規定值之斜率之時間的電壓變化之電流的增加發生時(流動有突波電流)，接點X的電位會產生變化且將第1控制電位的控制訊號SC輸出至保護用nMOS電晶體Mn的閘極。藉此，保護用nMOS電晶體Mn會導通。

在此，圖3係在以PNP型雙極性電晶體構成圖1所示之ESD保護電路100之二極體D時、之半導體積體電路1000的電路圖。圖4係在以pMOS電晶體構成圖1所示之ESD保護電路100之二極體D時、之半導體積體電路1000的電路圖。

如圖3所示，PN接面二極體D，係例如為射極被連接於保護用nMOS電晶體Mn的源極而集極及基極被連接 於接地線LVSS，且進行二極體連接的PNP型雙極性電晶體Bn。

另外，PN接面二極體D，係例如如圖4所示，亦可為源極被連接於保護用nMOS電晶體Mn的源極而汲極、基板電極及閘極被連接於接地線LVSS，且進行二極體連接的pMOS電晶體。

接下來，說明具有如以上構成之ESD保護電路100的動作特性。

如上述，檢測控制電路DC，係例如在伴隨著流動至電源線LVDD之電流的增加而發生之相對於時間之電壓變化的斜率為未滿前述規定值時(正常動作時)，將低於第1控制電位之第2控制電位(“Low”電位)的控制訊號SC輸出至保護用nMOS電晶體Mn的閘極，並使保護用nMOS電晶體Mn斷開。

該正常動作時，保護用nMOS電晶體Mn的閘極電壓為第2控制電位(接地電壓VSS(0V))。因此，在將保護用nMOS電晶體Mn的閘極作為基準時，閘極-源極間的電位差會形成為-電壓VS1。在此，電壓VS1為二極體D之PN接合間的電位差，其係以使流動至斷開之nMOS電晶體的洩漏電流與流動至二極體D的電流一致的方式而決定。一般電壓VS1會形成為小於等於二極體D的閾值電壓。

藉此，保護用nMOS電晶體Mn的閘極與源極間的電位差為負。因此，流經保護用nMOS電晶體Mn的洩漏電 流會大幅減少，能夠大幅減低ESD保護電路100的消耗電力。

另一方面，檢測控制電路DC，係在伴隨著流動至電源線LVDD之電流的增加而發生之相對於時間之電壓變化的斜率為大於等於事先設定的規定值時(ESD動作時)，將第1控制電位(“High”電位)之控制訊號SC輸出至保護用nMOS電晶體Mn的閘極，並使保護用nMOS電晶體Mn導通。

在該ESD動作時、從其目的進行ESD動作時，係被要求有使電源線LVDD的電位保持為小於等於預定值的動作，該電源線係連接於保護用nMOS電晶體Mn的汲極端子。

在此，為了插入PN接面二極體D，而使保護用nMOS電晶體Mn的源極電位僅上升電壓VS2。

此時，在ESD動作時，從電源線LVDD流動至接地線LVSS的電流，係與正常動作時的洩漏電流做比較，由於非常大，因此電壓VS2>電壓VS1(電壓VS2為正)。且，保護用nMOS電晶體Mn之汲極的電位，係僅上升該電位上升VS2。

又，ESD動作時，保護用nMOS電晶體Mn為導通，閘極的電位係大致與汲極的電位同電位。

因此，保護用nMOS電晶體Mn之閘極-源極間的電位差會形成為汲極電壓-電壓VS2，使保護用nMOS電晶體Mn的電流驅動力變小。該結果，ESD動作時之電源線 LVDD的電位，係上升VS2+α(α係由電流驅動力變小所致之嵌位電壓上升部分)。

於是，使保護用nMOS電晶體Mn的驅動力增大的變更是有效的。一般而言，若增大nMOS電晶體的驅動力時，會使正常動作時的漏泄增加。

但是，在具備有PN接面二極體D的ESD保護電路100中，係幾乎不會伴隨正常動作時的漏泄增加，而能夠增大保護用nMOS電晶體Mn的驅動力。

在此，圖5係表示在改變實施例1之ESD保護電路100之保護用nMOS電晶體Mn的閘極長度時、之正常動作時的洩漏電流、ESD動作時之嵌位電壓及電路面積之關係之一例的圖。又，圖6係表示變更基板/源極間電壓時、之保護用nMOS電晶體Mn之電流電壓特性之一例的特性圖。又，圖7係表示變更閘極長度時、之保護用nMOS電晶體Mn之電流電壓特性之一例的特性圖。

如圖7的虛線圓所示，在比較例(無PN接面二極體之構成)的ESD保護電路中，縮短保護用nMOS電晶體Mn的閘極長度是困難的。這是因為，使閘極長度變短時，會導致正常動作時的洩漏電流大幅增加的緣故(圖7)。

但是，本實施例之ESD保護電路，係藉由使PN接面二極體D順向連接於保護用nMOS電晶體Mn的源極與接地線LVSS之間的效果，使如前述正常動作時的洩漏電流大幅減低(圖6、圖7)。

且，如圖5所示，藉由縮短保護用nMOS電晶體Mn的閘極長度，能夠使保護用nMOS電晶體Mn的電流驅動力增加，並使ESD動作時之電源線LVDD的電位更低，直至與比較例相同，在ESD動作時使嵌位電壓變化。

又，在本實施例之ESD保護電路100中，係確認了縮短閘極長度時之洩漏電流的增加亦非常小的情形(圖7)。

亦即，在保護用nMOS電晶體Mn的源極與接地線LVSS之間連接順向的PN接面二極體D，且，縮短保護用nMOS電晶體Mn的閘極長度，藉此，能夠使ESD動作時之電源線LVDD的電位(嵌位電壓)不改變而大幅減低正常動作時的洩漏電流。

此時，追加連接PN接面二極體D之面積增加部分，係能夠與由縮短大面積保護用nMOS電晶體Mn的閘極長度所致的面積減少部分抵消(圖5)。

特別是，如圖6所示，藉由將閘極/源極間電壓從接地電壓(0V)設定為-電壓VS1，使洩漏電流減少，且，藉由將基板/源極間電壓從接地電壓(0V)設定為-電壓VS1，使洩漏電流減少。

如上述，根據本實施例1之ESD保護電路，可減低消耗電流。

〔實施例2〕

圖8，係表示包含實施例2之ESD保護電路200之半 導體積體電路2000之構成之一例的電路圖。另外，在該圖8中，與圖1相同的符號係表示與實施例1相同的構成，從而省略說明。

如圖8所示，半導體積體電路2000，係包含ESD保護電路200與內部電路101。

ESD保護電路200，係保護內部電路101不受流動至電源線LVDD的突波電流影響。

該ESD保護電路200，係例如如圖8所示，具備檢測控制電路DC、保護用pMOS電晶體Mp及1階PN接面二極體D。

保護用pMOS電晶體Mp，係汲極被連接於接地線LVSS，後端閘極(基板電極)被連接於電源線LVDD且控制訊號SC被供給至閘極。

PN接面二極體D，係正極被連接於電源線LVDD，負極被連接於保護用pMOS電晶體Mp的源極。該PN接面二極體D係與實施例1相同，具有1個PN接面。

特別是，PN接面二極體D的負極係如圖8所示，僅被電性連接於保護用pMOS電晶體Mp的源極。藉此，流動至保護用pMOS電晶體Mp之源極之電流的大小，係與流動至PN接面二極體D之電流的大小相等。

檢測控制電路DC，係被連接於電源線LVDD與接地線LVSS之間，並檢測流動至電源線LVDD的電流，輸出因應於該檢測結果的控制訊號SC。

例如，檢測控制電路DC，係在伴隨著流動至電源線 LVDD之電流的增加而發生之相對於時間之電壓變化的斜率為大於等於事先設定的規定值時，將第1控制電位(“Low”電位)的控制訊號SC輸出至保護用pMOS電晶體Mp的閘極，並使保護用pMOS電晶體Mp導通。

另一方面，檢測控制電路DC，係在伴隨著流動至電源線LVDD之電流的增加而發生之相對於時間之電壓變化的斜率為未滿前述規定值時，將高於第1控制電位之第2控制電位(“High”電位)的控制訊號SC輸出至保護用pMOS電晶體Mp的閘極，並使保護用pMOS電晶體Mp斷開。

另外，第2控制電位，係例如為電源線LVDD的電源電位。藉此，第2控制電位(“High”電位)之控制訊號SC被施加至保護用pMOS電晶體Mp的閘極時，保護用pMOS電晶體Mp的閘極-源極間電壓係僅PN接面二極體D的順向電壓形成為正。亦即，保護用pMOS電晶體Mp會確實斷開，而抑制漏泄電流。

在此，圖9係在以NPN型雙極性電晶體構成圖8所示之ESD保護電路200之二極體D時、之半導體積體電路2000的電路圖。又，圖10係在以nMOS電晶體構成圖8所示之ESD保護電路200之二極體D時、之半導體積體電路2000的電路圖。

如圖9所示，PN接面二極體D，係例如為射極被連接於保護用pMOS電晶體Mp的源極而集極被連接於電源線LVDD，且進行二極體連接的NPN型雙極性電晶體 Bp。

另外，PN接面二極體D係例如如圖10所示，亦可為源極被連接於保護用pMOS電晶體Mp的源極而汲極、基板電極及閘極被連接於電源線LVDD，且進行二極體連接的nMOS電晶體。

另外，ESD保護電路200的其他構成，係與實施例1的ESD保護電路100相同。且，ESD保護電路200的動作，係與實施例1的ESD保護電路100相同。

亦即，根據本實施例2之ESD保護電路，可減低消耗電流。

雖然說明了本發明的幾個實施形態，但該些實施形態係作為例子所提出之樣態，並非意圖限定發明的範圍。該些新的實施形態，係能夠以其他各種形態來實施，在不脫離發明之主旨的範圍內能夠進行各種省略、置換、變更。該些實施形態或其變形，係包含於發明之範圍或主旨，並且包含於在申請專利範圍所記載的發明與其等同的範圍。

100‧‧‧ESD保護電路

101‧‧‧內部電路

1000‧‧‧半導體積體電路

DC‧‧‧檢測控制電路

SC‧‧‧控制訊號

Mn‧‧‧保護用nMOS電晶體

VDD‧‧‧電源電壓

VSS‧‧‧接地電壓

TVSS‧‧‧接地端子

TVDD‧‧‧電源端子

LVSS‧‧‧接地線

LVDD‧‧‧電源線

Claims (20)

1. 一種ESD保護電路，係保護連接於電源線(連接於電源)與接地線(連接於接地)之間的內部電路不受流動至前述電源線之突波電流影響的ESD保護電路，其特徵係，具備：檢測控制電路，被連接於前述電源線與前述接地線之間，並檢測流動至前述電源線的電流，輸出因應於該檢測結果的控制訊號SC；保護用nMOS電晶體，汲極被連接於前述電源線，且前述控制訊號被供給至閘極；及1階PN接面二極體，正極被連接於前述保護用nMOS電晶體的源極，負極被連接於前述接地線，前述檢測控制電路，係在伴隨著流動至前述電源線之電流的增加而發生之相對於時間的電壓變化的斜率為大於等於事先設定的規定值時，將第1控制電位的前述控制訊號輸出至前述保護用nMOS電晶體的閘極，並使前述保護用nMOS電晶體導通，前述斜率為未滿前述規定值時，將低於前述第1控制電位之第2控制電位的前述控制訊號輸出至前述保護用nMOS電晶體的閘極，並使前述保護用nMOS電晶體斷開。
2. 如申請專利範圍第1項之ESD保護電路，其中，流動至前述保護用nMOS電晶體之電流的大小，係與 流動至前述PN接面二極體之電流的大小相等。
3. 如申請專利範圍第1項之ESD保護電路，其中，前述PN接面二極體的正極，係僅被電性連接於前述保護用nMOS電晶體的源極。
4. 如申請專利範圍第1項之ESD保護電路，其中，前述檢測控制電路，係由電阻元件、電容元件及1階以上的反相電路所構成。
5. 如申請專利範圍第1項之ESD保護電路，其中，前述第2控制電位，係前述接地線的接地電位。
6. 如申請專利範圍第2項之ESD保護電路，其中，前述第2控制電位，係前述接地線的接地電位。
7. 如申請專利範圍第1項之ESD保護電路，其中，前述第1控制電位與前述接地電位的電位差，係大於前述PN接面二極體之順向電壓的絕對值。
8. 如申請專利範圍第2項之ESD保護電路，其中，前述第1控制電位與前述接地電位的電位差，係大於前述PN接面二極體之順向電壓的絕對值。
9. 如申請專利範圍第1項之ESD保護電路，其中，前述PN接面二極體，係汲極被連接於前述保護用nMOS電晶體的源極，源極、基板電極及閘極被連接於前述接地線，且進行二極體連接的pMOS電晶體，或者，射極被連接於前述保護用nMOS電晶體的源極，基極及集極被連接於前述接地線，且進行前述二極體連接的 PNP型雙極性電晶體。
10. 如申請專利範圍第2項之ESD保護電路，其中，前述PN接面二極體，係汲極被連接於前述保護用nMOS電晶體的源極，源極、基板電極及閘極被連接於前述接地線，且進行二極體連接的pMOS電晶體，或者，射極被連接於前述保護用nMOS電晶體的源極，基極及集極被連接於前述接地線，且進行前述二極體連接的PNP型雙極性電晶體。
11. 一種ESD保護電路，係保護連接於電源線(連接於電源)與接地線(連接於接地)之間的內部電路不受流動至前述電源線之突波電流影響的ESD保護電路，其特徵係，具備：檢測控制電路，被連接於前述電源線與前述接地線之間，並檢測流動至前述電源線的電流，輸出因應於該檢測結果的控制訊號；保護用pMOS電晶體，汲極被連接於前述接地線，且前述控制訊號被供給至閘極；及1階PN接面二極體，正極被連接於前述電源線，負極被連接於前述保護用pMOS電晶體的源極，前述檢測控制電路，係在伴隨著流動至前述電源線之電流的增加而發生之相對於時間的電壓變化的斜率為大於等於事先設定的規定 值時，將第1控制電位的前述控制訊號輸出至前述保護用pMOS電晶體的閘極，並使前述保護用pMOS電晶體導通，前述斜率為未滿前述規定值時，將高於前述第1控制電位之第2控制電位的前述控制訊號輸出至前述保護用pMOS電晶體的閘極，並使前述保護用pMOS電晶體斷開。
12. 如申請專利範圍第11項之ESD保護電路，其中，流動至前述保護用pMOS電晶體之電流的大小，係與流動至前述PN接面二極體之電流的大小相等。
13. 如申請專利範圍第11項之ESD保護電路，其中，前述PN接面二極體的負極，係僅被電性連接於前述保護用pMOS電晶體的源極。
14. 如申請專利範圍第11項之ESD保護電路，其中，前述檢測控制電路，係由電阻元件、電容元件及1階以上的反相電路所構成。
15. 如申請專利範圍第11項之ESD保護電路，其中，前述第2控制電位，係前述電源線的電位。
16. 如申請專利範圍第12項之ESD保護電路，其中， 前述第2控制電位，係前述電源線的電位。
17. 如申請專利範圍第11項之ESD保護電路，其中，前述第1控制電位與前述電源線之電位的電位差，係大於前述PN接面二極體之順向電壓的絕對值。
18. 如申請專利範圍第12項之ESD保護電路，其中，前述第1控制電位與前述電源線之電位的電位差，係大於前述PN接面二極體之順向電壓的絕對值。
19. 如申請專利範圍第11項之ESD保護電路，其中，前述PN接面二極體，係汲極被連接於前述保護用pMOS電晶體的源極，源極、基板電極及閘極被連接於前述電源線，且進行二極體連接的NMOS電晶體，或者，射極被連接於前述保護用pMOS電晶體的源極，基極及集極被連接於前述電源線，且進行前述二極體連接的NPN型雙極性電晶體。
20. 如申請專利範圍第12項之ESD保護電路，其中，前述PN接面二極體，係汲極被連接於前述保護用pMOS電晶體的源極，源極、基板電極及閘極被連接於前述電源線，且進行二極體連接的NMOS電晶體，或者， 射極被連接於前述保護用pMOS電晶體的源極，基極及集極被連接於前述電源線，且進行前述二極體連接的NPN型雙極性電晶體。