JP2001230425A - Ｍｏｓダイオード回路 - Google Patents
Ｍｏｓダイオード回路Info
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- JP2001230425A JP2001230425A JP2000040176A JP2000040176A JP2001230425A JP 2001230425 A JP2001230425 A JP 2001230425A JP 2000040176 A JP2000040176 A JP 2000040176A JP 2000040176 A JP2000040176 A JP 2000040176A JP 2001230425 A JP2001230425 A JP 2001230425A
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Abstract
(57)【要約】
【課題】ＭＯＳ集積回路において、ダイオード手段を用
いる場合、従来の拡散を用いたＰＮダイオードやトラン
ジスタを用いたＭＯＳダイオードは順方向において無視
できない電圧降下がある。 【解決手段】ＳＯＩ基板上にＭＯＳＦＥＴを形成し、か
つゲート４３とドレイン４２とボディ４４を互いに接続
する。ＭＯＳＦＥＴに順方向、つまり電流が流れる方向
にゲート電極に電位が加わったとき、ボディにも同じ電
位が加わり、バックゲート効果により、スレッショルド
が低下する。また、逆方向の電圧に対してはスレッショ
ルドは高いままである。したがって、順方向には電圧降
下が少なく、かつ逆方向にもリーク電流の少ないＭＯＳ
ダイオードとなる。
いる場合、従来の拡散を用いたＰＮダイオードやトラン
ジスタを用いたＭＯＳダイオードは順方向において無視
できない電圧降下がある。 【解決手段】ＳＯＩ基板上にＭＯＳＦＥＴを形成し、か
つゲート４３とドレイン４２とボディ４４を互いに接続
する。ＭＯＳＦＥＴに順方向、つまり電流が流れる方向
にゲート電極に電位が加わったとき、ボディにも同じ電
位が加わり、バックゲート効果により、スレッショルド
が低下する。また、逆方向の電圧に対してはスレッショ
ルドは高いままである。したがって、順方向には電圧降
下が少なく、かつ逆方向にもリーク電流の少ないＭＯＳ
ダイオードとなる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば埋め込み絶
縁層（酸化膜層）を有するシリコン・オン・インシュレ
ータ（以下ＳＯＩと略す）基板を用いた半導体集積回
路、特に絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）を用いた集積回路において、順方向の
電圧降下の少ないＭＯＳダイオードを提供する回路の構
成に関する。
縁層（酸化膜層）を有するシリコン・オン・インシュレ
ータ（以下ＳＯＩと略す）基板を用いた半導体集積回
路、特に絶縁ゲート電界効果型トランジスタ（以下ＭＯ
ＳＦＥＴと略す）を用いた集積回路において、順方向の
電圧降下の少ないＭＯＳダイオードを提供する回路の構
成に関する。
【０００２】
【従来の技術】従来の半導体集積回路のアナログ回路や
静電気保護回路等においてダイオード手段が必要になっ
た場合は、図７に示すようなＰウェル拡散７０１とＮ拡
散７０２による図６のＰＮダイオードや、図８に示すよ
うなシリコン基板９６にソース又はドレインとなる第１
電極９１、ドレイン又はソースとなる第２電極９２、及
びゲート絶縁膜９４を介してゲート電極９３を設けた構
造のＭＯＳＦＥＴにおいて、ゲート電極（９３）とドレ
イン電極（９１又は９２）を互いに接続してＭＯＳダイ
オードとして用いていた。
静電気保護回路等においてダイオード手段が必要になっ
た場合は、図７に示すようなＰウェル拡散７０１とＮ拡
散７０２による図６のＰＮダイオードや、図８に示すよ
うなシリコン基板９６にソース又はドレインとなる第１
電極９１、ドレイン又はソースとなる第２電極９２、及
びゲート絶縁膜９４を介してゲート電極９３を設けた構
造のＭＯＳＦＥＴにおいて、ゲート電極（９３）とドレ
イン電極（９１又は９２）を互いに接続してＭＯＳダイ
オードとして用いていた。
【０００３】
【発明が解決しようとする課題】さて、ダイオード素子
として用いる場合、一般的に要求される基本特性は逆方
向の電圧に対しては電流を流さず、順方向の電圧に対し
てはその電圧をそのまま伝達することである。しかしな
がら、従来例の図６のＰＮダイオードでは、ＰＮ接合の
接触電位分だけ、順方向でも電圧降下が生じる。このダ
イオードの接触電位ＶBは次のように表される。
として用いる場合、一般的に要求される基本特性は逆方
向の電圧に対しては電流を流さず、順方向の電圧に対し
てはその電圧をそのまま伝達することである。しかしな
がら、従来例の図６のＰＮダイオードでは、ＰＮ接合の
接触電位分だけ、順方向でも電圧降下が生じる。このダ
イオードの接触電位ＶBは次のように表される。
【０００４】ＶB＝ −（ｋＴ／ｑ）・Ｌｏｇe｛（ｎN・
ｎP）／ｎi 2｝ ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
１個の電荷量、ｎNはＮ拡散の不純物濃度、ｎPはＰ拡散
の不純物濃度、ｎiは単結晶シリコンにおける熱励起さ
れて伝導帯に存在する電子密度であり、Ｌｏｇeは自然
対数である。
ｎP）／ｎi 2｝ ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子
１個の電荷量、ｎNはＮ拡散の不純物濃度、ｎPはＰ拡散
の不純物濃度、ｎiは単結晶シリコンにおける熱励起さ
れて伝導帯に存在する電子密度であり、Ｌｏｇeは自然
対数である。
【０００５】したがってプロセスの不純物拡散濃度によ
って接触電位は若干、異なるものの、通常の代表的な製
造プロセスでは０．５Ｖから０．８Ｖ程度あり、無視で
きない電圧損失となる。
って接触電位は若干、異なるものの、通常の代表的な製
造プロセスでは０．５Ｖから０．８Ｖ程度あり、無視で
きない電圧損失となる。
【０００６】また、図８のＭＯＳダイオードの構成では
ゲート電極とドレイン電極が互いに接続されているので
順方向では飽和領域動作となり、スレッショルド電圧分
だけ電圧降下して導通する。また、逆方向では電流が流
れず、いわゆるダイオード特性を示す。つまり、図５の
特性曲線５００のような電圧−電流特性が得られ、ダイ
オードＭＯＳＦＥＴのＶTHで表されるスレッショルド電
圧分が順方向の場合の電圧降下として生じる。このスレ
ッショルド電圧は一般的にはリーク電流（漏洩電流）の
ない範囲に設定するので０．５Ｖから０．９Ｖ程度のこ
とが多く、この分、順方向の電圧降下として現れる。ま
た、ＭＯＳＦＥＴのスレッショルド電圧を低くすれば、
この場合の順方向電圧降下は少なくなるが、その反面、
ＭＯＳＦＥＴのリークが生じやすくなり、ダイオードと
して逆方向でのリーク電流が流れるようになる。以上、
従来のダイオード手段では順方向の電圧降下が無視でき
ない程大きいという課題があった。
ゲート電極とドレイン電極が互いに接続されているので
順方向では飽和領域動作となり、スレッショルド電圧分
だけ電圧降下して導通する。また、逆方向では電流が流
れず、いわゆるダイオード特性を示す。つまり、図５の
特性曲線５００のような電圧−電流特性が得られ、ダイ
オードＭＯＳＦＥＴのＶTHで表されるスレッショルド電
圧分が順方向の場合の電圧降下として生じる。このスレ
ッショルド電圧は一般的にはリーク電流（漏洩電流）の
ない範囲に設定するので０．５Ｖから０．９Ｖ程度のこ
とが多く、この分、順方向の電圧降下として現れる。ま
た、ＭＯＳＦＥＴのスレッショルド電圧を低くすれば、
この場合の順方向電圧降下は少なくなるが、その反面、
ＭＯＳＦＥＴのリークが生じやすくなり、ダイオードと
して逆方向でのリーク電流が流れるようになる。以上、
従来のダイオード手段では順方向の電圧降下が無視でき
ない程大きいという課題があった。
【０００７】また、ダイオードの順方向の電圧降下が低
い方が望ましい実際の回路例を図１０で示しておく。図
１０においてＰ型ＭＯＳＦＥＴ１００１は３Ｖ系の電源
１００５にソースが接続され、ドレインはダイオード１
００３を経由して出力１００４につながっている。ま
た、Ｐ型ＭＯＳＦＥＴ１００２は５Ｖ系の電源１００６
にソースが接続され、ドレインは出力１００４につなが
っいる。これは１００１の制御信号Ａが低電位のとき出
力１００４に３Ｖを供給し、また、１００２の制御信号
Ｂが低電位のとき出力１００４に５Ｖを供給するもので
ある。ただし、ＭＯＳＦＥＴ１００１と１００２がとも
にオン（ＯＮ）すると５Ｖ系と３Ｖ系がショートするの
で、それを防止する為にダイオード１００３を設けてい
る。ただし、ダイオード１００３を設けたことによって
３Ｖ系の電圧はダイオード１００３の順方向の電圧降下
をした電位分しか、出力１００４に電位を供給できな
い。したがって、このような例においてもダイオードの
順方向の電圧降下は小さい方が一般的には望ましいこと
が解る。
い方が望ましい実際の回路例を図１０で示しておく。図
１０においてＰ型ＭＯＳＦＥＴ１００１は３Ｖ系の電源
１００５にソースが接続され、ドレインはダイオード１
００３を経由して出力１００４につながっている。ま
た、Ｐ型ＭＯＳＦＥＴ１００２は５Ｖ系の電源１００６
にソースが接続され、ドレインは出力１００４につなが
っいる。これは１００１の制御信号Ａが低電位のとき出
力１００４に３Ｖを供給し、また、１００２の制御信号
Ｂが低電位のとき出力１００４に５Ｖを供給するもので
ある。ただし、ＭＯＳＦＥＴ１００１と１００２がとも
にオン（ＯＮ）すると５Ｖ系と３Ｖ系がショートするの
で、それを防止する為にダイオード１００３を設けてい
る。ただし、ダイオード１００３を設けたことによって
３Ｖ系の電圧はダイオード１００３の順方向の電圧降下
をした電位分しか、出力１００４に電位を供給できな
い。したがって、このような例においてもダイオードの
順方向の電圧降下は小さい方が一般的には望ましいこと
が解る。
【０００８】そこで本発明はこのような問題点を解決す
るもので、その課題とするところは、より順方向の電圧
降下が少なく、かつ逆方向のリーク電流の少ないダイオ
ード手段を提供することである。
るもので、その課題とするところは、より順方向の電圧
降下が少なく、かつ逆方向のリーク電流の少ないダイオ
ード手段を提供することである。
【０００９】
【課題を解決するための手段】本発明のＭＯＳダイオー
ド回路はＳＯＩ基板上に形成した、ＭＯＳＦＥＴのゲー
トとドレインとボディを互いに接続した回路構成からな
ることを特徴とする。即ち、本発明のＭＯＳダイオード
回路は、シリコン・オン・インシュレータ基板を用いた
半導体集積回路装置において、ソースもしくはドレイン
となる第１電極と、ドレインもしくはソースとなる第２
電極と、ゲートを制御するゲート電極と、チャネル直下
に形成されたボディに接続されたボディ電極を持つ絶縁
ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略
す）を有し、該ＭＯＳＦＥＴの第２電極とゲート電極と
ボディ電極を互いに接続したことを特徴とする。更に好
ましくは、上記ＭＯＳダイオード回路において、前記シ
リコン・オン・インシュレータ基板上のＭＯＳＦＥＴが
部分空乏層型である。
ド回路はＳＯＩ基板上に形成した、ＭＯＳＦＥＴのゲー
トとドレインとボディを互いに接続した回路構成からな
ることを特徴とする。即ち、本発明のＭＯＳダイオード
回路は、シリコン・オン・インシュレータ基板を用いた
半導体集積回路装置において、ソースもしくはドレイン
となる第１電極と、ドレインもしくはソースとなる第２
電極と、ゲートを制御するゲート電極と、チャネル直下
に形成されたボディに接続されたボディ電極を持つ絶縁
ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略
す）を有し、該ＭＯＳＦＥＴの第２電極とゲート電極と
ボディ電極を互いに接続したことを特徴とする。更に好
ましくは、上記ＭＯＳダイオード回路において、前記シ
リコン・オン・インシュレータ基板上のＭＯＳＦＥＴが
部分空乏層型である。
【作用】本発明の上記の構成によれば、ＭＯＳＦＥＴの
ドレイン電極とゲート電極が互いに接続されているの
で、ＭＯＳダイオードの機能が基本的に構成され、か
つ、ＳＯＩ基板上にＭＯＳＦＥＴが形成されていてボデ
ィ電位が基板から独立しており、かつゲート電極に接続
しているのでゲート電極の電位によってボディ電位が変
わり、その結果バックゲートバイアス効果により、ダイ
オードの順方向の場合にはスレッショルドが低下し、逆
方向の場合にはスレッショルドは通常のＭＯＳＦＥＴの
スレッショルドとなる。したがって、順方向の電圧降下
が少なく、かつ逆方向にはリーク電流の少ないという、
より理想に近いダイオード特性素子となる。
ドレイン電極とゲート電極が互いに接続されているの
で、ＭＯＳダイオードの機能が基本的に構成され、か
つ、ＳＯＩ基板上にＭＯＳＦＥＴが形成されていてボデ
ィ電位が基板から独立しており、かつゲート電極に接続
しているのでゲート電極の電位によってボディ電位が変
わり、その結果バックゲートバイアス効果により、ダイ
オードの順方向の場合にはスレッショルドが低下し、逆
方向の場合にはスレッショルドは通常のＭＯＳＦＥＴの
スレッショルドとなる。したがって、順方向の電圧降下
が少なく、かつ逆方向にはリーク電流の少ないという、
より理想に近いダイオード特性素子となる。
【００１０】
【発明の実施の形態】以下、本発明をその実施の形態に
沿って詳細に説明する。図１は本発明の第１の実施の形
態を示す回路図である。
沿って詳細に説明する。図１は本発明の第１の実施の形
態を示す回路図である。
【００１１】図１において、１１はソース、もしくはド
レインとなる第１電極、１２はドレイン、もしくはソー
スとなる第２電極、１３はゲート電極、１４はチャネル
直下に位置するボディであり、かつ電位を取り出す為の
ボディ電極である。ここで、ゲート電極１３とボディ電
極１４は互いに接続され、かつドレインの役目をする第
２電極１２に接続されている。また、図１のＭＯＳＦＥ
Ｔは埋め込み酸化膜を有するＳＯＩ基板の上に形成され
ている。
レインとなる第１電極、１２はドレイン、もしくはソー
スとなる第２電極、１３はゲート電極、１４はチャネル
直下に位置するボディであり、かつ電位を取り出す為の
ボディ電極である。ここで、ゲート電極１３とボディ電
極１４は互いに接続され、かつドレインの役目をする第
２電極１２に接続されている。また、図１のＭＯＳＦＥ
Ｔは埋め込み酸化膜を有するＳＯＩ基板の上に形成され
ている。
【００１２】この回路を構成する構造を図２、図３に沿
って説明する。図２はＳＯＩ基板において、ＭＯＳＦＥ
Ｔを構成した断面図である。図２において、シリコン基
板２６上に二酸化珪素（ＳｉＯ2）を主成分とする埋め
込み酸化膜層２５が形成されている。また、２１はＰ型
拡散からなり、ソース、もしくはドレインとなる第１電
極、２２はＰ型拡散からなり、ドレイン、もしくはソー
スとなる第２電極、２３はゲート電極、２８はゲート絶
縁膜である。また、図２の構造では部分空乏層型のＳＯ
Ｉであって、２４はＮ型の薄い濃度の拡散層からなるボ
ディである。また、２６は基板である。また、２７は二
酸化珪素（ＳｉＯ2）を主成分とする選択的酸化膜層
（ＬＯＣＯＳ）であって絶縁層である。ボディ２４はＭ
ＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯ
ＳＦＥＴでは基板のウエルに相当するものである。しか
し、ＳＯＩ基板においては埋め込み酸化膜２５の絶縁層
が存在しているので、ボディ２４はそのままでは電位的
に独立している。
って説明する。図２はＳＯＩ基板において、ＭＯＳＦＥ
Ｔを構成した断面図である。図２において、シリコン基
板２６上に二酸化珪素（ＳｉＯ2）を主成分とする埋め
込み酸化膜層２５が形成されている。また、２１はＰ型
拡散からなり、ソース、もしくはドレインとなる第１電
極、２２はＰ型拡散からなり、ドレイン、もしくはソー
スとなる第２電極、２３はゲート電極、２８はゲート絶
縁膜である。また、図２の構造では部分空乏層型のＳＯ
Ｉであって、２４はＮ型の薄い濃度の拡散層からなるボ
ディである。また、２６は基板である。また、２７は二
酸化珪素（ＳｉＯ2）を主成分とする選択的酸化膜層
（ＬＯＣＯＳ）であって絶縁層である。ボディ２４はＭ
ＯＳＦＥＴのチャネル直下に位置し、通常バルクのＭＯ
ＳＦＥＴでは基板のウエルに相当するものである。しか
し、ＳＯＩ基板においては埋め込み酸化膜２５の絶縁層
が存在しているので、ボディ２４はそのままでは電位的
に独立している。
【００１３】図３は図２のＭＯＳＦＥＴを上から見た平
面図であって、図２において示したボディ２４の電位を
取り出す場合の一例を示すものである。図３において、
３１はＰ型拡散からなり、ソース、もしくはドレインと
なる第１電極、３２はＰ型拡散からなり、ドレイン、も
しくはソースとなる第２電極、３３はゲート電極であ
る。図３においては図２に示すボディ２４はゲート３３
の下に存在するので見えない。しかし、ゲート３３のチ
ャネル直下に存在し、コンタクト穴３７の直下まで来て
いる。そしてコンタクト穴に濃いＮ型拡散をおこない、
かつアルミ配線層で覆うことにより、図２、図３におけ
るボディ２４とゲート電極２３および３３が電気的に導
通する。また、ドレインとなる第２電極２２および３２
と、ゲート電極２３および３３をコンタクトとアルミ配
線の工程で接続することにより、図１の回路が構成でき
る。なお、図２はＭＯＳＦＥＴの中央の断面図を示して
いるので、ＭＯＳＦＥＴの端に位置する図３のコンタク
ト穴３７における前述の構成は示されていない。
面図であって、図２において示したボディ２４の電位を
取り出す場合の一例を示すものである。図３において、
３１はＰ型拡散からなり、ソース、もしくはドレインと
なる第１電極、３２はＰ型拡散からなり、ドレイン、も
しくはソースとなる第２電極、３３はゲート電極であ
る。図３においては図２に示すボディ２４はゲート３３
の下に存在するので見えない。しかし、ゲート３３のチ
ャネル直下に存在し、コンタクト穴３７の直下まで来て
いる。そしてコンタクト穴に濃いＮ型拡散をおこない、
かつアルミ配線層で覆うことにより、図２、図３におけ
るボディ２４とゲート電極２３および３３が電気的に導
通する。また、ドレインとなる第２電極２２および３２
と、ゲート電極２３および３３をコンタクトとアルミ配
線の工程で接続することにより、図１の回路が構成でき
る。なお、図２はＭＯＳＦＥＴの中央の断面図を示して
いるので、ＭＯＳＦＥＴの端に位置する図３のコンタク
ト穴３７における前述の構成は示されていない。
【００１４】さて、図１において、ＭＯＳＦＥＴはゲー
ト電極とドレイン電極が接続されているのでソース電極
１１がゲート電極１３より高い電位の場合は飽和領域で
動作し、ＭＯＳＦＥＴのコンダクタンス定数をβP、ス
レッショルド電圧をＶTH、ゲート・ソース間の電圧をＶ
GS（図１の回路ではドレイン・ソース間の電圧ＶDS、お
よび電源間電圧ＶDDに等しく、ＶGS＝ＶDDとおく）、ソ
ース・ドレイン間に流れる電流をＩDSとすれば、ＩDS＝
１／２・βP（ＶDD−ＶTH）2となる。この式は順方向の
電圧に対しては電源電圧ＶDDに対し、スレッショルド電
圧のＶTH分だけ、電圧降下することを示している。ま
た、ゲート電極１３がソース電極１１より高い電位とな
る逆方向に対しては電流は流れない。
ト電極とドレイン電極が接続されているのでソース電極
１１がゲート電極１３より高い電位の場合は飽和領域で
動作し、ＭＯＳＦＥＴのコンダクタンス定数をβP、ス
レッショルド電圧をＶTH、ゲート・ソース間の電圧をＶ
GS（図１の回路ではドレイン・ソース間の電圧ＶDS、お
よび電源間電圧ＶDDに等しく、ＶGS＝ＶDDとおく）、ソ
ース・ドレイン間に流れる電流をＩDSとすれば、ＩDS＝
１／２・βP（ＶDD−ＶTH）2となる。この式は順方向の
電圧に対しては電源電圧ＶDDに対し、スレッショルド電
圧のＶTH分だけ、電圧降下することを示している。ま
た、ゲート電極１３がソース電極１１より高い電位とな
る逆方向に対しては電流は流れない。
【００１５】さて、ボディがどの電位をとるかによって
ＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。従
来より良く用いられる通常バルクのＰ型ＭＯＳＦＥＴの
一般的な使い方は図８に示すように基板（ボディに相
当）８０６を電源の＋ＶDDに接続する。これは図９に示
すように通常バルクのＭＯＳＦＥＴでは基板９６が各Ｍ
ＯＳＦＥＴ毎に独立しておらず、広く他のＭＯＳＦＥＴ
と共通であって電源電位に固定して使うのが素子の安定
性や集積効率の観点から自然であるからである。また、
ＭＯＳＦＥＴのスレッショルド電圧の定義も基板（ボデ
ィに相当）８０６が電源の＋ＶDD、もしくはソース電極
に接続した状態でなされる。それに対し、ボディ（基
板）電位をソース電極以外の電位にした場合はボディが
どの電位をとるかによってＭＯＳＦＥＴのスレッショル
ド電圧は影響を受ける。これはバックゲート効果とよば
れている。このバックゲート効果によるスレッショルド
電圧の変化分は以下のように近似的に表される。
ＭＯＳＦＥＴのスレッショルド電圧は影響を受ける。従
来より良く用いられる通常バルクのＰ型ＭＯＳＦＥＴの
一般的な使い方は図８に示すように基板（ボディに相
当）８０６を電源の＋ＶDDに接続する。これは図９に示
すように通常バルクのＭＯＳＦＥＴでは基板９６が各Ｍ
ＯＳＦＥＴ毎に独立しておらず、広く他のＭＯＳＦＥＴ
と共通であって電源電位に固定して使うのが素子の安定
性や集積効率の観点から自然であるからである。また、
ＭＯＳＦＥＴのスレッショルド電圧の定義も基板（ボデ
ィに相当）８０６が電源の＋ＶDD、もしくはソース電極
に接続した状態でなされる。それに対し、ボディ（基
板）電位をソース電極以外の電位にした場合はボディが
どの電位をとるかによってＭＯＳＦＥＴのスレッショル
ド電圧は影響を受ける。これはバックゲート効果とよば
れている。このバックゲート効果によるスレッショルド
電圧の変化分は以下のように近似的に表される。
【００１６】△ＶTH＝{（２εsiεo・ｑ・ＮSUB）1/2／Ｃ
o}・｛(２Φf＋Ｖ)1/2−(２Φf)1/ 2｝ ここで、εsi はシリコンの比誘電率、εoは真空の誘電
率、ｑは電子の電荷量、 ＮSUBはボディの不純物濃度、
Ｃoは単位面積当たりのゲート容量、Ｖは電源電圧、Φf
はボディの不純物濃度によってインストリックなシリコ
ンとの間に生じるフェルミ電位である。
o}・｛(２Φf＋Ｖ)1/2−(２Φf)1/ 2｝ ここで、εsi はシリコンの比誘電率、εoは真空の誘電
率、ｑは電子の電荷量、 ＮSUBはボディの不純物濃度、
Ｃoは単位面積当たりのゲート容量、Ｖは電源電圧、Φf
はボディの不純物濃度によってインストリックなシリコ
ンとの間に生じるフェルミ電位である。
【００１７】以上の式から見られるように、バックゲー
ト効果によるスレッショルド電圧の変化分は電源電圧や
プロセスパラメータによって変わるので、一概には言え
ないが、それでも前述の従来のダイオード素子の順方向
電圧降下に匹敵する値が期待できることが多い。
ト効果によるスレッショルド電圧の変化分は電源電圧や
プロセスパラメータによって変わるので、一概には言え
ないが、それでも前述の従来のダイオード素子の順方向
電圧降下に匹敵する値が期待できることが多い。
【００１８】さて、図１の回路のように、ボディをゲー
トに接続したとき、ゲートがＭＯＳＦＥＴをオン（Ｏ
Ｎ）させる場合の電位である低電位（Ｌｏｗ）の場合は
ボディも低電位となり、図８に示すような通常の使い方
のボディ電位が高電位（Ｈｉｇｈ）と場合とは異なる。
図１の回路の場合にはバックゲート効果はよりオン（Ｏ
Ｎ）し易くなるような低いスレッショルド電圧に変化す
る。
トに接続したとき、ゲートがＭＯＳＦＥＴをオン（Ｏ
Ｎ）させる場合の電位である低電位（Ｌｏｗ）の場合は
ボディも低電位となり、図８に示すような通常の使い方
のボディ電位が高電位（Ｈｉｇｈ）と場合とは異なる。
図１の回路の場合にはバックゲート効果はよりオン（Ｏ
Ｎ）し易くなるような低いスレッショルド電圧に変化す
る。
【００１９】また、ゲートがＭＯＳＦＥＴをオフ（ＯＦ
Ｆ）させる場合の電位では図１の回路では高電位（Ｈｉ
ｇｈ）の場合はボディも高電位となり、通常の場合の電
位（Ｈｉｇｈ）と同じであるので、この場合にはバック
ゲート効果はなく、スレツショルドも変化せず、このよ
うな接続によってリーク電流が生じるようなことはな
い。したがって、図１の回路は逆方向のリーク電流は同
じレベルを保ちながら、順方向の電流は実質的にスレッ
ショルドが下がった分だけ流れやすくなり、かつ等価的
に順方向の電圧降下が少なくなる。この様子を示したの
が図５であって、従来の図８のような回路の特性を５０
０とすれば、図１の本発明の回路では図５の５１に示す
特性が得られる。以上より、順方向の電圧降下の少ない
ＭＯＳダイオード素子が得られることが解る。
Ｆ）させる場合の電位では図１の回路では高電位（Ｈｉ
ｇｈ）の場合はボディも高電位となり、通常の場合の電
位（Ｈｉｇｈ）と同じであるので、この場合にはバック
ゲート効果はなく、スレツショルドも変化せず、このよ
うな接続によってリーク電流が生じるようなことはな
い。したがって、図１の回路は逆方向のリーク電流は同
じレベルを保ちながら、順方向の電流は実質的にスレッ
ショルドが下がった分だけ流れやすくなり、かつ等価的
に順方向の電圧降下が少なくなる。この様子を示したの
が図５であって、従来の図８のような回路の特性を５０
０とすれば、図１の本発明の回路では図５の５１に示す
特性が得られる。以上より、順方向の電圧降下の少ない
ＭＯＳダイオード素子が得られることが解る。
【００２０】図４は本発明の第２の実施の形態を示す回
路である。図１ではＰ型ＭＯＳＦＥＴの例であったのに
対し、図４ではＮ型ＭＯＳＦＥＴで構成した場合を示し
ている。
路である。図１ではＰ型ＭＯＳＦＥＴの例であったのに
対し、図４ではＮ型ＭＯＳＦＥＴで構成した場合を示し
ている。
【００２１】図４において、４１はソース、もしくはド
レインとなる第１電極、４２はドレイン、もしくはソー
スとなる第２電極、４３はゲート電極、４４はチャネル
直下に位置するボディであり、かつ電位を取り出す為の
ボディ電極である。ここで、ゲート電極４３とボディ電
極４４は互いに接続され、かつドレインの役目をする第
２電極４２に接続されている。また、図４のＭＯＳＦＥ
Ｔは埋め込み酸化膜を有するＳＯＩ基板の上に形成され
ている。以上の構成により、図１の例とはＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴの差があり、電圧による極性が
変わるが、基本的には同じ原理により、順方向の電圧降
下の少ないＭＯＳダイオードを構成できる。
レインとなる第１電極、４２はドレイン、もしくはソー
スとなる第２電極、４３はゲート電極、４４はチャネル
直下に位置するボディであり、かつ電位を取り出す為の
ボディ電極である。ここで、ゲート電極４３とボディ電
極４４は互いに接続され、かつドレインの役目をする第
２電極４２に接続されている。また、図４のＭＯＳＦＥ
Ｔは埋め込み酸化膜を有するＳＯＩ基板の上に形成され
ている。以上の構成により、図１の例とはＰ型ＭＯＳＦ
ＥＴとＮ型ＭＯＳＦＥＴの差があり、電圧による極性が
変わるが、基本的には同じ原理により、順方向の電圧降
下の少ないＭＯＳダイオードを構成できる。
【００２２】また、第１の実施の形態の図２に示す構造
では部分空乏層型のＳＯＩの例を示したが、完全空乏層
型のＳＯＩを用いても良い。完全空乏層は部分空乏層型
よりもバックゲート効果が少ないので、部分空乏層型ほ
どの効果は期待できないが、従来のＭＯＳダイオードよ
りは良い特性が得られる。
では部分空乏層型のＳＯＩの例を示したが、完全空乏層
型のＳＯＩを用いても良い。完全空乏層は部分空乏層型
よりもバックゲート効果が少ないので、部分空乏層型ほ
どの効果は期待できないが、従来のＭＯＳダイオードよ
りは良い特性が得られる。
【００２３】また、以上の実施の形態では絶縁物として
二酸化珪素（ＳｉＯ2）を主成分とする埋め込み酸化膜
層を有するシリコン・オン・インシュレータ（ＳＯＩ）
の例をあげたが、ＭＯＳＦＥＴの下が絶縁層で、かつボ
ディが孤立する構造の半導体集積回路であれば同様の手
段がとれる。つまり、絶縁層をサファイア（Ａｌ2Ｏ3）
としたシリコン・オン・サファイア（ＳＯＳ）でもよ
い。また、サファイアの替わりにダイヤモンドでもよ
い。
二酸化珪素（ＳｉＯ2）を主成分とする埋め込み酸化膜
層を有するシリコン・オン・インシュレータ（ＳＯＩ）
の例をあげたが、ＭＯＳＦＥＴの下が絶縁層で、かつボ
ディが孤立する構造の半導体集積回路であれば同様の手
段がとれる。つまり、絶縁層をサファイア（Ａｌ2Ｏ3）
としたシリコン・オン・サファイア（ＳＯＳ）でもよ
い。また、サファイアの替わりにダイヤモンドでもよ
い。
【００２４】
【発明の効果】以上、述べたように本発明のＭＯＳダイ
オード回路によれば、逆方向のリーク電流を増やすこと
なく、順方向の電圧降下の少ないＭＯＳダイオードを提
供できる効果がある。
オード回路によれば、逆方向のリーク電流を増やすこと
なく、順方向の電圧降下の少ないＭＯＳダイオードを提
供できる効果がある。
【００２５】また、ＳＯＩ基板を用いた半導体集積回路
では縦方向のダイオードが形成しにくいが、本発明のＭ
ＯＳダイオード回路によってＳＯＩ基板を用いた半導体
集積回路でより良い特性のダイオード手段を容易に得ら
れるという効果がある。
では縦方向のダイオードが形成しにくいが、本発明のＭ
ＯＳダイオード回路によってＳＯＩ基板を用いた半導体
集積回路でより良い特性のダイオード手段を容易に得ら
れるという効果がある。
【図１】本発明の第１の実施の形態を示す回路図であ
る。
る。
【図２】本発明の第１の実施の形態で使用するＭＯＳＦ
ＥＴの構造を示す断面図である。
ＥＴの構造を示す断面図である。
【図３】本発明の第１の実施の形態で使用するＭＯＳＦ
ＥＴの構造を示す平面図である。
ＥＴの構造を示す平面図である。
【図４】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図５】本発明の実施の形態、および従来例のＭＯＳダ
イオードの電流特性例を示す特性図である。
イオードの電流特性例を示す特性図である。
【図６】従来のダイオード素子を示す回路図である。
【図７】従来のダイオード素子の構造を示す断面図であ
る。
る。
【図８】従来のＭＯＳダイオードの構成を示す回路図で
ある。
ある。
【図９】従来のＭＯＳダイオードのＭＯＳＦＥＴの構造
を示す断面図である。
を示す断面図である。
【図１０】従来のダイオード素子の使用例を示す回路図
である。
である。
１１、２１、３１、４１ ・・・ ソース、もしくはド
レインとなる第１電極 １２、２２、３２、４２ ・・・ ドレイン、もしくは
ソースとなる第２電極 １３、２３、３３、４３ ・・・ ゲート電極 ２４、４４ ・・・ ボディ ２５ ・・・ 埋め込み酸化膜層 ２６ ・・・ 基板 ２７ ・・・ 選択的酸化膜層 ２８ ・・・ ゲート絶縁膜 ３７ ・・・ コンタクト穴 ５１ ・・・ 本発明のＭＯＳダイオードの電流特性 ５００ ・・・ 従来のＭＯＳダイオードの電流特性 ６０１ ・・・ ダイオードのＰ側電極 ６０２ ・・・ ダイオードのＮ側電極 ７０１ ・・・ Ｐウエル拡散 ７０２ ・・・ Ｎ拡散 ８０１ ・・・ ソース、もしくはドレインとなる第１
電極 ８０２ ・・・ ドレイン、もしくはソースとなる第２
電極 ８０３ ・・・ ゲート電極 ９４ ・・・ ゲート絶縁膜 ９６、８０６ ・・・ シリコン基板 １００２ ・・・ Ｐ型ＭＯＳＦＥＴ １００３ ・・・ ダイオード手段 １００４ ・・・ 出力端子 １００５ ・・・ ３Ｖ系電源 １００６ ・・・ ５Ｖ系電源
レインとなる第１電極 １２、２２、３２、４２ ・・・ ドレイン、もしくは
ソースとなる第２電極 １３、２３、３３、４３ ・・・ ゲート電極 ２４、４４ ・・・ ボディ ２５ ・・・ 埋め込み酸化膜層 ２６ ・・・ 基板 ２７ ・・・ 選択的酸化膜層 ２８ ・・・ ゲート絶縁膜 ３７ ・・・ コンタクト穴 ５１ ・・・ 本発明のＭＯＳダイオードの電流特性 ５００ ・・・ 従来のＭＯＳダイオードの電流特性 ６０１ ・・・ ダイオードのＰ側電極 ６０２ ・・・ ダイオードのＮ側電極 ７０１ ・・・ Ｐウエル拡散 ７０２ ・・・ Ｎ拡散 ８０１ ・・・ ソース、もしくはドレインとなる第１
電極 ８０２ ・・・ ドレイン、もしくはソースとなる第２
電極 ８０３ ・・・ ゲート電極 ９４ ・・・ ゲート絶縁膜 ９６、８０６ ・・・ シリコン基板 １００２ ・・・ Ｐ型ＭＯＳＦＥＴ １００３ ・・・ ダイオード手段 １００４ ・・・ 出力端子 １００５ ・・・ ３Ｖ系電源 １００６ ・・・ ５Ｖ系電源
Claims (2)
- 【請求項１】シリコン・オン・インシュレータ基板を用
いた半導体集積回路装置において、ソースもしくはドレ
インとなる第１電極と、ドレインもしくはソースとなる
第２電極と、ゲートを制御するゲート電極と、チャネル
直下に形成されたボディに接続されたボディ電極を持つ
絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴ
と略す）を有し、該ＭＯＳＦＥＴの第２電極とゲート電
極とボディ電極を互いに接続したことを特徴とするＭＯ
Ｓダイオード回路。 - 【請求項２】前記シリコン・オン・インシュレータ基板
上のＭＯＳＦＥＴが部分空乏層型であることを特徴とす
る請求項１記載のＭＯＳダイオード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040176A JP2001230425A (ja) | 2000-02-17 | 2000-02-17 | Ｍｏｓダイオード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000040176A JP2001230425A (ja) | 2000-02-17 | 2000-02-17 | Ｍｏｓダイオード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001230425A true JP2001230425A (ja) | 2001-08-24 |
Family
ID=18563610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000040176A Withdrawn JP2001230425A (ja) | 2000-02-17 | 2000-02-17 | Ｍｏｓダイオード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001230425A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006087822A1 (ja) * | 2005-02-16 | 2006-08-24 | Hitachi, Ltd. | 電子タグチップ |
| JP2008501238A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | ショットキーデバイス |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2015046507A (ja) * | 2013-08-28 | 2015-03-12 | 株式会社東芝 | Ｅｓｄ保護回路 |
-
2000
- 2000-02-17 JP JP2000040176A patent/JP2001230425A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7851891B2 (en) | 2003-01-14 | 2010-12-14 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
| JP2008501238A (ja) * | 2004-05-28 | 2008-01-17 | フリースケール セミコンダクター インコーポレイテッド | ショットキーデバイス |
| WO2006087822A1 (ja) * | 2005-02-16 | 2006-08-24 | Hitachi, Ltd. | 電子タグチップ |
| JPWO2006087822A1 (ja) * | 2005-02-16 | 2008-07-03 | 株式会社日立製作所 | 電子タグチップ |
| US7863718B2 (en) | 2005-02-16 | 2011-01-04 | Hitachi, Ltd. | Electronic tag chip |
| JP4867915B2 (ja) * | 2005-02-16 | 2012-02-01 | 株式会社日立製作所 | 電子タグチップ |
| JP2008263219A (ja) * | 2008-06-16 | 2008-10-30 | Seiko Instruments Inc | 半導体集積回路および電子機器 |
| JP2015046507A (ja) * | 2013-08-28 | 2015-03-12 | 株式会社東芝 | Ｅｓｄ保護回路 |
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Legal Events
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| A621 | Written request for application examination |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
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