JPH0438878A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に横型ＤＭＯＳＦＥＴ
に関する。
（従来の技術） 従来のパワー用Ｄ〜ＩＯ３ＦＥＴとしては、トレイン電
極を基板裏面に持つ縦型ＤＭＯＳＦＥＴ（ＶＤＭＯ５）
と、ｎ型埋め込み層とｎ十拡散層とを用いて基板表面に
ドレイン電極を形成した横型ＤＭＯＳＦＥＴ　（ＬＤＭ
Ｏ５）とがある。
これらのうちＶＤＭＯ８は、第４図にｎチャネル型ＶＤ
ＭＯ５の一例を示すように、ｎ＋型シリコン基板１２の
表面のｎ型エピタキンヤル層２内に形成されたｐ型拡散
層３内にｎ十型拡散層４からなるソース領域が形成され
、さらにこのｎ型エピタキシャル層２の表面には、ｐ型
拡散層３からなるチャネル領域およびｎ十型拡散層４か
らなるソース領域にかけてゲート絶縁Ｉ！！６を介して
ゲート電極７が形成されている。さらに、このゲート電
極７のまわりは層間絶縁膜８て覆われており、この上層
にソース電極１６が形成されている。
方、ドレイン領域としてのｎ＋シリコン基板１２の裏面
には、ドレイン電極１３が形成されている。
かかる構造では、電流のメイン通路となるソス電極１６
とトレイン電極１３とを基板の表裏に作り分けているた
め、電流を平面的に収集する必要かなく、その部分の抵
抗および面積のロスカナく、オン抵抗を極めて低くする
ことができるという長所を供えている。
一方、ｎ＋シリコン基板１２がドレイン領域をなしてい
るため、同一基板中に複数のＶＤＭＯ３を形成し、これ
らを独立して動作させたり、ＣＭＯ８、バイポーラＩＣ
等、他のデバイスと集積することは困難であるという問
題があった。
また、ＬＤＭＯ５は、第５図にｎチャネル型ＬＤＭＯ８
の一例を示すように、ｐ型シリコン基板１の表面に形成
されたｎ十型埋め込み層１４とこのｎ十型埋め込み層１
４にコンタクトするように形成されたｎ型拡散層１５と
を用いて基板表面側にドレイン電極１７を形成したもの
である。（第４図に示したＶＤＭＯ５と同一部位には同
一符号を付し、説明を省略す。） この構造では、接地されたｐ型シリコン基板１上に形成
されるため同一基板上の他のデ／曵イスまたは他のＬＤ
ＭＯ５と電気的に分離して形成可能であるという長所を
備えている。
一方、ｎ型拡散層１５およびドレイン電極１７の分だけ
素子面積が大きくなる。そしてトレイン電流を流す必要
上、これらの面積はソース電極に匹敵する大きさが必要
である。
特ニ、最近のＶＤＭＯ５ては、微細加工技術の進歩に伴
い、チャネル領域としてのｐ型拡散層３およびソース領
域としてのｎ中波散層４を微細化し、バンキングデンシ
ティを上げて、オン抵抗を低減する傾向にあるが、ＬＤ
ＭＯ５では、上述したようなデッドスペースはこのよう
な方法では縮小することはてきず、オン抵抗の低減には
限界がある。
また、トレイン電流を基板表面に取り出すだめの電流引
き出し抵抗か大きい。この引き出し抵抗を低減するため
には、ｎ型拡散層１５の形成箇所を増大し、電流がｎ生
埋め込み層１４中を流れる距離を小さくするのが有効で
あるが、このことば前項て述へたプツトスペースの増加
につながる。
このように二のタイプのＬ　Ｄ　Ｍ　ＯＳのオン抵抗は
、同面積のＶＤＮｌｏＳと比較すると少ｔｊくとも２倍
以上になるのか通例である。その結果、用途は小電流用
および中電流用に限られており、１０Ａを越すような大
電流用は、素子面積か大きくなり過ぎるため、実用化さ
れてはいない。
そこで、第６図に示すように、基板表面に平行に電流が
流れるように構成されたＬＤＭＯ３ＦＥＴか提案されて
いる。
このＬ　Ｄ　Ｍ　ＯＳ　Ｆ　Ｅ　Ｔは、ｐ型ンリコシ基
板１表面に形成されたｎ型エピタキンヤル層２の表面に
チャネル領域としてのｐ型拡散層３およびドレインコン
タクト領域としてのｎ中型拡散層５が形成され、このｐ
型拡散層３内にｎ＋型型数散層４らなるソース領域が形
成され、さらにこのｎ型ンリコン層２の表面にはｐ型拡
散層３からなるチャネル領域およびｎ十型拡散層４から
なるソース領域にかけてゲート絶縁膜６を介してゲート
電極７か形成されている。さらに、このゲート電極７の
まわりは層間絶縁膜８て覆われており、この」二層にソ
ース電極１６か形成されると共に、１−レインコンタク
ト領域としてのｎ十型拡散層５上にはドレイン電極１７
か形成されている。
この構造では、第５図に示したＬＤＭＯ８と同様、接地
されたｐ型シリコン基板１土に形成されるため同一基板
上の他のデバイスまたは他のＬＤＭＯ５と電気的に分離
して形成可能であるという長所を備えている。
この構造ではまた、電流がｎ生埋め込み層１４を経由し
ない分、引き出し抵抗が小さいという特徴がある。
しかしながらこの構」♂においても、ドレインコンタク
ト領域としてのｎ中型拡散層５およびトレイン電極１７
の分だけ素子面積が大きくなるという問題があった。こ
のプツトスペースは大電流品になればなるほど増大し、
第５図に示したＬ　Ｄ　ＭＯＳの場合と同様の問題があ
った。
また、ｐ型拡散層（ベース領域）３の表面にソース領域
４とベース領域接続用窓３′を形成しなければならない
ため、マスク合わせか必要となり、ベース領域３の縮小
には限界があった。
さらにまた、第７図に示すように、ソース電極］６およ
びドレイン電極１７を表面２層構造としたものも提案さ
れている。この構造では、トレイン電極による素子面積
の増大を少なくすることかできるという特徴がある。し
かしながら、この構造でも第６図に示した構造と同様、
ｐ型拡散層（ベース領域）３の表面にソース領域４とベ
ース領域接続用窓３′を形成しなければならないため、
マスク合わせが必要となり、ベース領域３の縮小には限
界があった。
（発明が解決しようとする課題） このように、集積化および多出力化に有利な表面にドレ
イン電極を持つＬＤＭＯＳＦＥＴは、裏面にドレイン電
極を有するＶＤＭＯ３ＦＥＴに比べて単位面積当たりの
オン抵抗が高く、コスト上昇の原因となっている上、素
子サイズの縮小が困難であるという問題があった。
本発明は、前記実情に鑑みてなされたもので、オン抵抗
が小さく、占有面積の小さいＬ　Ｄ　Ｍ　Ｏ５ＦＥＴを
提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） そこで本発明のＬＤＭＯＳＦＥＴでは、高濃度の第１の
導電型の半導体領域上に形成された第２の導電型の半導
体領域内にＬ　Ｄ　ＭＯＳ　Ｆ　Ｅ　Ｔを形成し、ベー
ス領域は該高濃度の第１の導電型の半導体基板まで到達
させ、該高濃度の第１の導電型の半導体領域を介してベ
ース電極を形成している。
すなわち本発明のＬＤＭＯＳＦＥＴは、高濃度の第１導
電型の半導体領域の一主面に形成された第２の導電型の
半導体領域内に、該高濃度の第］導電型の半導体領域に
到達するように第１導電型のベース領域を形成し、この
基板を介して電極を形成して電位を固定するようにしさ
らに、このベース領域内に第２導電型のソース領域を形
成する一方、該第２の導電型の半導体領域内に第１の導
電型のドレイン領域を形成するようにしている。
（作用） 上記構成によれば、高濃度の′４６導体領域を介してベ
ース領域の電位を固定するようにしているため、ソース
領域の形成に際してマスク合わせが不要となって、ベー
ス領域の微細化が可能となり、オン抵抗の低減をはがる
ことができる。
（実施例） 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
実施例１ このＬ　Ｄ　Ｎｉ　ＯＳは、第１図に示すように、高濃
度のｐ型子導体基板１８表面に形成されたｎ型シリコン
層２Ｓ内に、ベース領域となるｐ型拡散層３がｐ９才導
体基板１ｓ表面に到達するように形成されて、このベー
ス領域が基板１ｓを介して裏面側でソース電位に維持さ
れるようにしたことを特徴とするものである。
すなわち、高ａ麿のｐ型半導体基板１８表面に形成され
たｎ型シリコン層２ｓ内に、チャネル領域としてのｐ型
拡散層３およびドレインコンタクト領域としてのｎ＋型
型数散層５形成され、二のｐ型拡散層３内にｎ串型拡散
層４からなるソース領域か形成され、さらにこのｎ型シ
リコン層２ｓの表面にはｐ型拡散層３からなるチャネル
領域およびｎ串型拡散層４からなるソース領域にかけて
ゲート絶縁１１６を介して多結晶シリコン層からなるゲ
ート電極７が形成されている。ここで９はトレイン電極
、］］はソース電極、８および１０は層間絶縁膜である
。
その他の基本的なＬＤＭＯ５の構成要素は第７図に示し
たＬＤＭＯ５と同様であり、同一部位には同一符号を付
しｔ：。
かかる構造によれば、ベース領域の電位は基板の裏面側
でソース電位に固定されているため、従来のようにベー
ス領域３の表面にベース領域接続用の窓を形成する必要
がないため、ベース領域面積の微細化が８島となり、集
積度の向上によりオン抵抗の低減が可能となる。
またソース電極、ドレイン電極、およびゲート電極の全
てが基板表面に存在しているＬＤＭＯ５本来の構造のた
めに、同一基板中にＬＤＭＯ５を形成して多出力素子と
したり、ＩＣ等の多種のデバイスと共に集積化してパワ
ーＩＣとしたりすることが容易であるという効果もある
。
実施例２ 次に、本発明の第２の実施例について説明する。
この例では、基本的構成は第１図に示し、たＬＤＭ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔと同様であるが、第２図に示すように、
トレインコンタクト領域としての高濃度のｎ型拡散層５
と高濃度のｐ型シリコン基板ＩＳとの間にｎ型シリコン
層領域２Ｔを介在させたことを特徴としている。
この構造ては、ｎ型シリコン層領域２Ｔを介在させ、ド
レインコンタクト領域としての高濃度のｎ型拡散層５と
、０９９９３２層２Ｔと、高濃度のｐ型シリコン基板Ｉ
Ｓとの間で形成されるダイオードのブレイクダウン耐圧
を、高濃度のｎ型拡散層５と、ｎ型ンリコン層２Ｓと、
ベース領域３とて形成されるダイオードのブレイクダウ
ン耐圧と同等もしくはそれ以下とする二とにより、サジ
電流かベース領域３を流れるのを抑制し、破壊耐量を向
上するようにしている。
なお、ここでトレインコンタクト領域としての高濃度の
ｎ型拡散層５と高濃度のｐ型シリコン基板ＩＳとの間に
ｎ型シリコン層領域２Ｔを介在させるようにしたか、上
述したような耐圧条件か満たされるならば、ｎ型シリコ
ン層領域２Ｔに代えてｐ型シリコン層領域を介在させる
ようにしてもよい。
実施例３ 次に、本発明の第３の実施例として、複数のベース領域
を有するパワーＭＯ３ＦＥＴについて第３図を用いて説
明する。
この構造は、第３図に示す如く前記実施例１の構造にお
いて、ベース電極を、ｎ型（またはｐ型）シリコン基板
２０の表面に形成された高濃度のｐ型埋め込み層］Ｔに
到達するようにｎ型シリコ２層２Ｓに形成された高濃度
のｐ型半導体領域１つにより、基板の表面側に取り出す
ようにしたことを特徴とするものである。
他部については実施例１と同様である。
かかる構造によれば、実施例１による効果に加えて、全
て基板の表面側に電極を形成することかでき、基板の裏
面側に電極を形成する必要かないため、形成および接続
が容易となる。
特に、このように複数のベース領域を必要とするパワー
ＭＯ５ＦＥＴの場合には、全てベース領域か高ａ度のｐ
型埋め込み層１丁に接続されているおり、この高濃度の
ｐ型埋め込み層ＩＴに対して一箇所でベースの取りたし
を行うようにすればよいため、素子の＠細化が容易とな
る。
〔発明の効果〕
以上説明してきたように、本発明のＬ　Ｄ　Ｍ　Ｏ５Ｆ
ＥＴでは、高濃度の第１の導電型の半導体領域」−に形
成された第２の導電型の半導体領域内にＬＤ　Ｎｉ　Ｏ
Ｓ　Ｆ　Ｅ　Ｔを形成し、ベース領域は該高濃度の第１
の導電型の半導体基板まで到達させ、該基板を介してベ
ース電極を形成するようにしているため、ベース領域表
面にマスク合わせによってへスとの接続用窓を形成する
必要かなく、素子の微細化が容易となりオン抵抗の低減
をはかることか可能となる。
【図面の簡単な説明】
第１図は本発明の第１の実施例のＬＤＭＯＳＦＥＴを示
す図、第２図は本発明の第２の実施例のＬＤＭＯＳＦＥ
Ｔを示す図、第３図は本発明の第３の実施例のＬＤ〜１
０５ＦＥＴを示す図、第４図は従来例のＶ　Ｄ　Ｍ　Ｏ
Ｓを示ず図、第５図乃至第７図はそれぞれ従来例のＬＤ
ＭＯ５を示す図である。 １・・ｐ型ンリコン基板、１　ｓ　−（高濃度の）ｐ型
シリコン基板、１ｔ　高濃度のｐ型埋め込み層、２・ｎ
型エビタキンヤル領域、３・　ｐ型チャネル領域、４　
ソース領域、５　ドレインコンタクト領域、６　ゲート
絶縁膜、７・ゲート電極、８・・層間絶縁膜、９−・ド
レイン電極、１０・層間絶縁膜、１１　・ソース電極、
１２・・ｎ＋シリコン基板、１３・・ドレイン電極、１
４・・ｎ十型埋め込み層、１５−　ｎ型拡散層、１６・
・・ソース電極、１７・ドレイン電極、１８・・ベース
電極、］９・ペースコンタク 上領域、 ０　・・

Claims (1)

    【特許請求の範囲】
  1. 　高濃度の第１導電型の半導体領域の一主面に形成され
    た第２導電型の半導体領域内に、前記第１導電型の半導
    体領域に到達するように形成された第１導電型のベース
    領域と、前記第１導電型のベース領域内に形成された高
    濃度の第１の導電型のソース領域と、前記第２導電型の
    半導体領域内に形成された高濃度の第１の導電型のドレ
    イン領域とを備えた横型ＤＭＯＳＦＥＴを具備し、前記
    ベース電極の取り出しが前記高濃度の第１導電型の半導
    体領域を介してなされるようにしたことを特徴とする半
    導体装置。
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