JPH04196360A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置に係り、特に横ハリの二重拡散
型電界効果トランジスタの微細化技術に関する。

〔従来の技術〕

従来のパワー用の二重拡散型電界効果トランジスタとし
ては、ソース電極とドレイン電極とが基板の互いに向か
い合う１面に形成される縦型の二重拡散型電界効果トラ
ンジスタ（以下、これをＶＤＭＯ３と記す）と、ソース
電極とドレイン電極とが基板の同一の主面に形成される
横１“ｊの二重拡散型電界効果トランジスタ（以下、こ
れをしＤＭＯ８と記す）とがある。

上記のごときＶＤＭＯ８としては、例えば第５図に示し
たようなものがある。なお、第５図は従来のＮヂャネル
形ＶＤＭＯ８の１１ｉ面図を示している。

まず、その構成を第５図に基づいて説明する。

第５図において、５００はＮ′″形半導体基板であって
、該Ｎ＋形半導体基板５００の表面上にＮ形エピタキシ
ャル層５０１が形成されている。このＮ４″形半導体基
板５００およびＮ形エピタキシャル層５０１がドレイン
領域を形成しており、Ｎ＋形半導体基板５００の裏面側
にドレイン電極５０８が接続されている。

そして、Ｎ形エピタキシャル層５０１中には、チャネル
を形成するための領域であるＰ形ベース領域５０２が形
成され、該Ｐ形ベース領域５０２中にソース領域である
Ｎ＋形半導体領域５０３が形成されている。

Ｎ形エピタキシャル＠５０１表面のＰ形ベース領域５０
２上に、ゲート絶縁膜５０４を介してゲート電極５０５
が形成され、該ケート電極５０５は層間絶縁膜５０６に
より覆われている。そして、層間絶縁膜５０６上にソー
ス電極５０４が形成され、該ソース電極５０７はＰ形ベ
ース領域５０２およびＮ４形半導体領域５０３に接続さ
れている。

上記のこと＜ＶＤＭＯ３は、電流のメイン通路となるソ
ース電極５０７とドレイン電極５０８とを基板の表裏に
作り分【ノている構造である。このＩ：め、電流を平面
的に収集する必要がなく、オン抵抗を極めて低くづるこ
とができる。

一方、ＶＤＭＯ８は、Ｎ”形半導体基板５・００かドレ
イン領域を形成している構造である。このため、同一の
基板中に複数のＶＤＭＯ３を形成し、これらのＶＤＭＯ
３を独Ｙｌシて動作させることができない。さらに、同
・の基板中【こＶＤＭＯ３と、ＣＭＯ８集積回路あるい
はバイポーラ集積回路等とを一緒に集積化することが困
難であるという問題があった。

これに対して、ソース電極とドレイン電極とが基板の同
一の主面に形成されるｌ−ｒ）ＭＯＳが元案されており
、その−例を第６図に示す。なお、第６図は、従来Ｎチ
ャネル形ＬＤＭＯ３の一断面図である。

第６図において、６００はＰ形半導体基板であって、該
Ｐ形半導体基板６００の表面上にＮ形エピタキシャルｌ
５０１が形成されている。

そして、Ｎ形エピタキシャル層５０１中には、Ｎ＋形半
導体領域６０１が形成されている。Ｎ形エピタキシャル
層５０１はドレイン領域を構成しており、Ｎ＋半導体ｌ
［６０１を介してドレイン電極５０８１＼接続されてい
る。

さらに、Ｎ形エピタキシャル＠　５０１中には、チャネ
ル領域であるＰ形ベース領［５０２が形成され、該Ｐ形
ベース領域５０２中にソース領域であるＮ＋形半導体領
域５０３が形成されている。

Ｎ形エピタキシャル［１５０１表面のＰ形ベース領域５
０２上に、ゲート絶縁＃！５０４を介してゲート電極５
０５が形成され、該ゲート電極５０５は層間絶縁１１５
０６により覆われている。そして、層間絶縁膜５０６上
にソース電極５０７が形成され、該ソース電極５０７は
Ｐ形ベース領域５０２およびＮ＋形半導体領［５０３に
接続されている。

上記のこと＜ＬＤＭＯ８は、Ｐ形半導体基板６００土に
形成される構造である。このため、同一基板上に他のデ
バイスあるいは、他のしＤＭＯ３を電気的に分離して形
成づることが可能である。

一方、ＬＤＭＯ３のソース−ドレイン間にＰＮ接合ダイ
オード（以下、これをＳＤ間ダイオードと記す）が形成
されている。このＳＤ間ダイオードは、Ｎ形」ビタギシ
ャル層５０１とＰ形ベース領１ｉｉ　５０２とのＰＮ接
合で形成されるＳＤ間ダイオードＤ已１である。

ここで、例えばドレイン電極５０８へサージ電゛圧等の
高％Ｊｔが印加された場合を元える。ドレイン電極５０
８へ印加される電圧が上昇し、ＳＤ間ダイオードＤＢ１
の降伏電圧ＶＢ１を越えると、ＳＤ間ダイオードＤ６１
がブレークダウンする１、するど、寄生的に形成された
ＮＰＮ　トランジスタＴｒ＋が導通状態となり、大きな
電流が表面近傍に集中的に流れて、Ｉ−Ｄ　Ｍ　ＯＳが
づ−ジ電流により熱破壊される虞がある。

これを回避するために、表面近傍に形成されるＳＤ＠ダ
イオードＤｅ＋よりも降伏電圧の低いＳＤ間ダイオード
ＤＢ２をＰ形半導体基板６００の深い部分に形成した第
７図に示したようなＬＤＭＯ３が提案されている。なお
、第７図は、従来のＬＤＭＯ３の１１ｉ面図を示してい
る。

第７図に示したように、Ｐ形半導体基板６００とＮ形エ
ピタキシャル層５０１の間に、Ｐ＋形埋め込み領域７０
０が、Ｐ形ベース領域５０２と接するように形成されて
いる。

なお、これ以外の構造は、第６図に示した［ＤＭＯ８と
同様の構造であり、ここでは説明を省略する。

上記のごとく、Ｐ”形埋め込み領１ｔｉ７００をＰ形半
導体基板６００中に形成したために、Ｎ形エピタキシャ
ル層５０１とＰ１形埋め込み領域７００とのＰＮ接合よ
りなるＳＤ間ダイオードＤＢ２が、Ｐ形半導体基板６０
０の深い部分に形成される。

なお、Ｐ形ベース領域５０２よりも、Ｐ１形埋め込み領
域７００のほうが不純物濃度が高いために、ＳＤ間ダイ
オードＤａ＋の降伏電圧Ｖａ＋よりもＳＤ間ダイオード
ＤＢ２の降伏電圧ＶＢ２が低くなる。

したがって、ドレイン電極５０８へ高電圧が印加された
場合、ＳＤ間ダイオードＤＢ２のほうが先にブレークダ
ウンづる。このため、電流は、ＳＤ間ダイオ−Ｆ’　Ｄ
　Ｂ２側を流れ、ＮＰＮランジスリスｎが導通状態とな
ることがなくなり、１．ｒ）ＭＯＳがサージ本流による
熱破壊を防止することができる。

〔発明が解決しようとする課題〕

しかしながら、上記ごとぎ従来のＬＤＭＯ３にあっては
、例えばパワー用のり、　Ｄ　Ｍ　ＯＳとＣＭＯ８集積
回路とを同一基板上に形成した場合、以下に示すような
問題点がある。

パワー用のＬＤＭＯ３と同一のＰ形半導体基板６００上
に、ＣＭＯＳ集積回路を形成する場合、−般に次のよう
に形成する。

ドレイン領域であるＮ形」ビタＡシャル層５０１中にＰ
形つェル領域を形成し、さらに当該Ｐ形つ１ル領域中に
Ｎ形つェル領域を形成する。そして、各々のＰ形および
Ｎ形つｌル領域中にＭＯＳトランジスタを形成すること
によって、ＣＭＯ８集積回路を形成していた。

この場合、ＭＯＳ　ｔ−ランリスタの耐圧等の特性を確
保するために、Ｐ形およびＮ形つ１ル領域の厚さを所定
値以上とする理由があった。このため必然的に、Ｎ形エ
ピタキシャル＠５０１の厚さも、所定の値以上確保する
必要があった。

上記のごとき理由によりＮ形エピタキシャル層５０１の
厚さを大きくすると、Ｎ形１ビタキシャル層５０１が有
する抵抗成分が大きくなる。ここで、ある電圧がドレイ
ン電極５０８に印加された場合、その抵抗成分により電
圧時下が生じ、ＳＤ間ダイオードＤＢ２に実質的に印加
される電圧が低くなり、ＳＤ間ダイオードＤａ＋のほう
が先にブレークダウンしてしまう可能性がある。

したがって、Ｎ形エピタキシャル層５（１１が有する抵
抗成分による影響を低減させるｌ二めに、Ｎ”形半導体
領域６０１を深く形成する必要があった。

このようにＮ＋形半導体領域６０１を形成づるために不
純物を縦方向に深く拡散させると、横方向にも同時に不
純物が拡散されてしまう。よって、Ｎ１形半導体領域６
０１が基板表面上に占める面積が大きくなり、微細化を
行うことが困難になるという問題点があった。

この発明は、上記のごとき問題点に鑑みてなされたもの
であり、高濃度のＰ形およびＮ形の埋め込み領域を基板
中に設けることにより、降伏電圧の低いＳＤ間ダイオー
ドを基板中に形成し、ドレイン電極と］ンタクするため
の第１不純物領域の横方向のサイズを小さくして半導体
装置の微細化を図ることを目的としている。

（問題を解決するための手段〕 上記の目的を達成するために、ドレインを構成している
第１導電形のドレイン領域と、該ドレイン領域中に形成
された第１導電形の高濃度の第１不純物領域と、該８１
１度の第１不純物領域に接続されたドレイン電極と、ド
レイン領域中に形成されたチャネルを形成するための領
域である第２導電形のベース領域と、該ベース領域中に
形成されたソース領域を構成している第１導電形の高濃
度の第２不純物領域と、該ＢＷｉ度の第２不純物領域お
よび前記ベース領域に接続されたソース電極と、ベース
領域の下部にベース領域と電気的に接続されるように形
成される第２ｓ電形の第１高ｍ度埋め込み領域と、ドレ
イン領域と高濃度の第２不純物領域との間の前記ベース
領域の上にゲート絶縁膜を介して形成されたゲート電極
とを具Ｈづ−る半導体装置において、ドレイン領域の下
部にドレイン領域と電気的に接続されるようにドレイン
領域よりも不純物濃度が高い第１導電形の第２埋め込み
領域を設け、該第２埋め込み領域と第１埋め込み領域と
の間の耐圧を、ドレイン領域とベース領域との間の耐圧
およびドレイン領域と第１埋め込み領域との間の耐圧よ
りも低くなるようにした半導体装置とする。

〔作用〕

チャネル領域である第２導電形のベース領域の下部に形
成した第２導電形の高濃度の第１埋め込み領域と、第１
導電形のドレイン領域の下部に形成した第１導電形の高
ｇｉ度の第２埋め込み領域とによって、基板内部にＳＤ
間ダイＡ−ドを形成する構成としたために、８０間ダイ
オードの舒伏電圧を、容易に制御づることができ、半導
体装置を例えばＣＭＯ３集積回路等と同一の基板上に形
成づるために、ドレイン領域の厚さを反くする必要があ
る場合でも、ドレイン電極と接続するための第１導電形
の高濃度の第１不純物領域を小さくすることが可能であ
り、半導体装置を微細化することができる。

（実施例） 以下、具体的な実施例に基づいて説明する。

第１図は、この発明の第１の実施例を示す図であり、半
導体装置であるＮチャネル形のり、　Ｄ　Ｍ　Ｏ８の一
断面を示す図である。まず最初に、この第１図に基づい
て半導体装置の禍迄を説明する。

第１図において、１００はＰ形半導体基板である。

このＰ形半導体基板１００の一生面に、Ｐ形不純物を拡
散させて第１埋め込み領域であるＰ”形埋め込み領域１
０２を形成する。

同様に、Ｐ形半導体基板１００の一生面に、Ｎ型不純物
を拡散させて第２埋め込み領域ぐあるＮ＋形埋め込み領
域１０４．とを形成する。

次に、Ｐ＋形およびＮ＋形埋め込み１０２．１０１１の
上に、Ｐ形シリコンをエピタキシャル成長させてＰ形」
−ビタキシャル層１０６を形成する。

Ｐ形エピタキシャル１１０６中に、Ｎ形不純物をドープ
させて、Ｎ＋形埋め込み領域１０４と電気的に接続した
ドレイン領域であるＮ形半導体領域１０８を形成する。

このため、Ｎ１形埋め込み領域１０４は、Ｎ形半導体領
域１０８の下部【二形成されたことになる。

さらに、Ｎ形半導体領ｂｌＬ１０８中に、Ｎ形不純物を
ドープさせてドレインコンタクトをとるための第１不純
物領域であるＮ＋形半導体領域１１０を形成する。

そのＮ形半導体領域１０８およびＮ＋形半導体領域１１
０の表面を酸化してゲート絶縁膜１１２を形成する。そ
のゲート絶縁膜１１２の上参面に、多結晶シリコンによ
るゲート電極１１６を形成する。

次に、ゲート電極１１６をマスクとして、Ｎ形半導体領
域１０８中に、Ｐ形不純物を注入して拡散させて、Ｐ＋
形埋め込み領域１０２に電気的に接続したチャネル領域
であるＰ形ベース領域１１８を形成する。よって、Ｐ＋
形埋め込み領域＋０２は、Ｐ形ベース領域１１８の下部
に形成されたことにくｒる。

そのＰ形ベース領域１１８中に、Ｐ形ベース領域１１８
のコンタクトをとるためのＰ＋形半導体領域１２０と、
ソース領域（第２不純物領域）であるＮ１形半導体領埴
１２２とを形成する。

この後、例えばＰＳＧ　（リンシリケートガラス）等に
よる１層目の層間絶耘膜１２４をＰ形」ピクキシャル層
１０６上全面に形成する。その層間絶縁膜１２４上に、
例えばアルミ等によるソース電＄ｆｉ１３０とドレイン
第１電極１３２を形成する。

なお、第１図に示したように、層間絶縁膜１２４に設け
られたコンタクトホールによって、ソース電ＶＭ１３０
どＰ＋形半導体領域１２０Ｊ３よびＮ＋形半導体領滅１
２２が電気的に接続され、ドレイン第１電極１３２とＮ
１形半導体領域１１０が電気的に接続されている。

同様にして、ソース電極１３０およびドレイン第１電極
１３２上に２層目の層間絶縁膜１２６が形成され、その
層間絶縁１１！１１１２６上に、ドレイン第１電極１３
２に接続されたドレイン第２電極１３４が形成される。

第２図に、第１図に示したＬＤＭＯ８を負荷に供給する
電圧のオンオフスイッチとして用いた例を示す。

第２図において、２００は誘導性負荷である。負荷２０
０の一方が電源２０２の高電位側に接続され、他方が第
１図に示したようなＬ　Ｄ　Ｍ　ＯＳ　２０４のドレイ
ン端子に接続される。

そして、Ｌ　Ｄ　Ｍ　ＯＳ　２０４のソース端子が電源
２０２の低電位側に接続され、ＬＤＭＯ３２０４のゲー
ト端子がＣＭＯ８集積回路２０６に接続されている。

また、ＤＢ＋、ＤＢ２はＳＤ間ダイオードであって、Ｌ
　Ｄ　Ｍ　ＯＳ　２０４のソース端子とドレイン端子の
間に接続されている。

なお、ＳＤ間タイオードＤＢ＋は、第１図に示したＮ形
半導体領域１０８とＰ形ベース領域１１８とのＰＮ接合
によって形成されるものである。そして、ＳＤ間ダイオ
ードＤＢ２は、第１図に示したＮ形半導体領域１０８と
Ｎ４形埋め込み領［１０４とのＰＮ接合によって形成さ
れるものである。

また、ＳＤ間ダイオードＤＢＩＤＢ２の各降伏電圧Ｖｓ
＋、Ｖ已２は、夫々のＳＤ間ダイオードを形成している
各領域の不純物濃度に依存しており、不純物濃度が高い
埋め込み領域によって形成されたＳＤ間ダイオードＤＢ
２の降伏電圧ＶＢ２が低くなっている。

なお、Ｌ　Ｄ　Ｍ　ＯＳ　２０４は、第１図に示したＬ
ＤＭＯ８を、一つの基板上に多数形成し、それらのＬＤ
ＭＯ３を並列に接続したものである。

次に、第１図および第２図に基づいて動作を説明する。

ＣＭＯ８集積回路の出力状態が’Ｈｉｇｈ”となって、
１、　Ｄ　Ｍ　ＯＳ　２０４のしきい値を越えると、ｌ
−Ｄ　Ｍ　０８２０４が導通状態となり、負荷２００に
電源２０２から電圧が供給される。

逆に、ＣＭＯ３集積回路の出力状態が’Ｌｏｗ’“とな
って、Ｌ　Ｄ　Ｍ　ＯＳ　２０４のしきい値以下になる
と、ｌ　Ｄ　Ｍ　ＯＳ　２０４が非導通状態となり、負
荷２００に対する電圧供給が停止する。

このとき、負荷２００が誘導性であるために、Ｌ　Ｄ　
Ｍ　ＯＳ　２０４が非導通状態となった瞬間に、誘導性
起電力が生じ、Ｌ　Ｄ　Ｍ　ＯＳ　２０４のドレイン端
子−ソース端子間に （Ｌ：負荷２００の自己インダクタンス、ｉ：電流。

ｔ：時間） の高い電圧ｖ１が印加される。

この電圧■１の印加によって、降伏電圧ＶＢ２の低いＳ
Ｄ間ダイオードＤＢ２がブレークダウンする。

よって、電流は、ドレイン第１および第２電極１３２．
１３４からＮ＋形半導体領１ｉｉｏ　、　Ｎ形半導体領
１１０８　、　Ｎ＋形埋め込み領域１０４へと流れる。

そして、Ｎ＋形埋め込み領域１０４からＰ＋形埋め込み
領域１０２　、　Ｐ形ベース領域１１８　、　Ｐ＋形半
導体領域１２０へと流れ、ソース電極１０３を介して電
源２０２の低電位側へ流れる。

上記のごとく、基板の内部に不純物１１１度の高いＰ＋
形およびＮ４形埋め込み領域１０２．１０４を形成し、
降伏電圧ＶＢ２の低いＳＤ間ダイオードＤ８２を形成し
たために、次のような効果が１ｑられる。

例えば、パワー用の１．　Ｄ　Ｍ　ＯＳ　２０４と同一
のＰ形下導体基板１００にＣＭＯ８集積回路２０６を形
成するような場合、Ｐ形１ピタキシャル層１０６中にＣ
ＭＯ３集積回路２０６を形成するために、Ｐ形エピタキ
シャル層１０６を厚く形成する必要がある。

すると、ドレイン領域であるＮ形半導体領域１０８を深
く形成する必要性が生じ、Ｎ形半導体領域１０８のもつ
内部抵抗が大きくなり、Ｎ形半導体領域１０８中に含ま
れる不純物は表面からの深さによって濃度が変化し、深
くなるほど不純物ｍ度が低くなる。

このため、前述したように、第７図に示したようなドレ
イン領域とＰ＋形埋め込み領域とでＳＤ閤ダイオードＤ
Ｂ２を形成する従来のＬＤＭＯ８では、５ＤＩｌｉダイ
オード８２の降伏電圧ＶＤ２が高くなってしまう。また
、ＳＤ間ダイオードＤＢ２にかかる電圧もドレイン領域
の内部抵抗による電圧降下で低下してしまう。このよう
な影響によって、基板表面近傍に形成されるＳＤ間ダイ
オードＤＢ＋が先にブレークダウンしないように、Ｎ＋
形半導体領ＶＬ１１０を深く形成して基板内部に形成さ
れる５ＤｌｉＪダイオードＤ８２がさきにブレークダウ
ンするようにしていた。

これに対して、本発明の場合には、Ｎ＋形半導体領域１
１０を深く形成する必要がないために、Ｎ＋形半導体領
域１１０の横方向のサイズを小さくすることができｌ　
Ｄ　Ｍ　ＯＳを微細化することができるという効果があ
る。

第３図に、第２の実施例を示す。

第２実施例は、Ｐ形半導体基板１００の一生面に、Ｎ形
不純物をドープしてＮ′″形埋め込み領域１０４を先に
形成しておき、次にＰ形不純物をドープしてＰ”形埋め
込み領ｔｉｉ！１１０２を、一部がＮ”形埋め込み領域
１０４とオーバーラツプするように形成したものである
。

なお、上記以外の構造は、第１図に示した第１の実施例
の構造と同様であり、ここでは説明を省略する。

第２の実施例は、第１の実施例と同様の効果を有するほ
か、Ｐ１形埋め込み領１４１０２とＮ＋形埋め込み領域
１０４との接合面積を大きくすることができ、ＳＤ間ダ
イオードＤＢ２の降伏電圧ＶＤ２の制御が容易になると
いう効果がある。

第４図に、第３の実施例を示す。

第３の実施例は、Ｐ形半導体基板１００の一生面に、所
定の間隔を開（」てＮ＋形埋め込み領［１０４およびＰ
′″形埋め込み領域１０２を形成したものである。

なお、上記以外の構造は、第１図に示した第１の実施例
のｖＡ造と同様であり、ここでは説明を省略する。

第３の実施例の場合、ソース−ドレイン間に電圧が印加
されると、Ｎ“形埋め込み領域１０４とＰ１形埋め込み
領ｔｉ１０２との間でリーチスルーして電流を流す。第
３の実施例の効果としては、第１の実施例と同様である
。

〔発明の効果〕

以上、具体的な実施例に基づいて説明してきたように、
ヂャネルを形成するための領域である第２導電形のベー
ス領域の下部に形成した第２導電形の高濃度埋め込み領
域と、ドレイン領域の下部に形成した第１ｓ電形の高１
１度埋め込み領域とによって、基板内部にＳＤ間ダイオ
ードを形成する構成としたために、ＳＤ間ダイオードの
降伏電圧を、容易に制＠することができ、半導体装置を
例えばＣＭＯ８集積回路等と同一の基板上に形成するた
めに、ドレイン領域である第１ｓ電形の半導体領域の厚
さを厚くする必要がある場合でも、ドレイン電極と接続
するための第１導電形の第１高濃度半導体領域を小さく
することが可能であり、半導体装置を微細化づることが
できるという効果が得られる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例を示す一断面図、 第２図は、第１の実施例の等両回路を示す図、第３図は
、この発明の第２の実施例を示す一断面図、 第４図は、この発明の第３の実施例を示す一断面図、 第５図〜第７図は、従来図である。 １００・・・Ｐ形半導体基板、１０２・・・Ｐ１形埋め
込み領域、１０４・・・Ｎ″１１形埋み領域、１０６・
・・Ｐ形１ピタキシャル層、１０８・・・Ｎ形半導体領
域、１１０，１２２・・・Ｎ１形半導体領域、１１２・
・・ゲート絶縁膜、１１６・・ゲート電極、１１８・・
・Ｐ形ベース領域、１２０・・・Ｐ＋形半導体領域、１
２４．１２６・・・層間絶縁膜、１３０・・・ソース電
極、１３２．１３４・・・ドレイン電極、。

Claims (1)

1. 【特許請求の範囲】 　ドレインを構成している第１導電形のドレイン領域と
   、該ドレイン領域中に形成された第１導電形の高濃度の
   第１不純物領域と、該第１不純物領域に接続されたドレ
   イン電極と、前記ドレイン領域中に形成されたチャネル
   を形成するための領域である第２導電形のベース領域と
   、該ベース領域中に形成されたソース領域を構成してい
   る第１導電形の高濃度の第２不純物領域と、該第２不純
   物領域および前記ベース領域に接続されたソース電極と
   、前記ベース領域の下部に前記ベース領域と電気的に接
   続されるように形成された第２導電形の第１埋め込み領
   域と、前記ドレイン領域と前記第２不純物領域との間の
   前記ベース領域の上にゲート絶縁膜を介して形成された
   ゲート電極とを具備する半導体装置において、 前記ドレイン領域の下部に前記ドレイン領域と電気的に
   接続されるように前記ドレイン領域よりも不純物濃度が
   高い第１導電形の第２埋め込み領域を設け、該第２埋め
   込み領域と前記第１埋め込み領域との間の耐圧を、前記
   ドレイン領域と前記ベース領域との間の耐圧および前記
   ドレイン領域と前記第１埋め込み領域との間の耐圧より
   も低くなるようにしたことを特徴とする半導体装置。