JP2924348B2 - トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/41725—Source or drain electrodes for field effect devices
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Description
【０００１】
【産業上の利用分野】この発明は、トランジスタの構造
に関する。
に関する。
【０００２】
【従来技術】従来の技術としては、例えば図４の断面図
に示される様な物があり、以下、図４に従って説明す
る。Ｐ型半導体領域１ｂと、該Ｐ型半導体領域１ｂ一方
面上に形成されたＰ型エピタキシャル領域３と、前記Ｐ
型半導体領域１ｂと該Ｐ型エピタキシャル領域３との境
界領域に形成された高濃度Ｎ+型埋込層２と、前記Ｐ型
エピタキシャル領域３表面より該埋込層２に接するよう
に形成されたＮ型ドレイン領域４と、該Ｎ型ドレイン領
域４表面より該領域４内に、拡散により形成された複数
のＰ型ベ−ス領域５と、前記Ｎ型ドレイン領域表面よ
り、該領域内に形成された、高濃度Ｎ+型ソ−ス領域７
と、前記Ｎ型ドレイン領域４表面より前記ベ−ス領域５
に重なるように、前記埋込層２へ達するよう拡散によっ
て形成された深いＰ型ベ−ス領域８と、１つの前記Ｐ型
ベ−ス領域５と、そのとなりに形成されているもう１つ
の前記Ｐ型ベ−ス領域５との間の全ての前記ドレイン領
域４の表面より、該領域４内に形成された、高濃度Ｎ+
型ドレイン取り出し領域６と、その中の少なくとも１つ
の前記高濃度Ｎ+型ドレイン取り出し領域６表面より、
前記埋込層２へ達するように形成された深い高濃度Ｎ+
型ドレイン取り出し領域９と、前記ソ−ス領域７と、前
記ドレイン領域４とに挟まれた、前記Ｐ型ベ−ス領域５
の一部の表面上にゲ−ト絶縁膜１０を介して形成された
ゲ−ト電極１１と、前記ゲ−ト電極１１の設けられてい
ない前記Ｐ型ベ−ス領域５及び前記ソ−ス領域７上に形
成されたソ−ス電極１３と、前記ドレイン取り出し領域
６上に形成されたドレイン電極１４と、から構成されて
いる。
に示される様な物があり、以下、図４に従って説明す
る。Ｐ型半導体領域１ｂと、該Ｐ型半導体領域１ｂ一方
面上に形成されたＰ型エピタキシャル領域３と、前記Ｐ
型半導体領域１ｂと該Ｐ型エピタキシャル領域３との境
界領域に形成された高濃度Ｎ+型埋込層２と、前記Ｐ型
エピタキシャル領域３表面より該埋込層２に接するよう
に形成されたＮ型ドレイン領域４と、該Ｎ型ドレイン領
域４表面より該領域４内に、拡散により形成された複数
のＰ型ベ−ス領域５と、前記Ｎ型ドレイン領域表面よ
り、該領域内に形成された、高濃度Ｎ+型ソ−ス領域７
と、前記Ｎ型ドレイン領域４表面より前記ベ−ス領域５
に重なるように、前記埋込層２へ達するよう拡散によっ
て形成された深いＰ型ベ−ス領域８と、１つの前記Ｐ型
ベ−ス領域５と、そのとなりに形成されているもう１つ
の前記Ｐ型ベ−ス領域５との間の全ての前記ドレイン領
域４の表面より、該領域４内に形成された、高濃度Ｎ+
型ドレイン取り出し領域６と、その中の少なくとも１つ
の前記高濃度Ｎ+型ドレイン取り出し領域６表面より、
前記埋込層２へ達するように形成された深い高濃度Ｎ+
型ドレイン取り出し領域９と、前記ソ−ス領域７と、前
記ドレイン領域４とに挟まれた、前記Ｐ型ベ−ス領域５
の一部の表面上にゲ−ト絶縁膜１０を介して形成された
ゲ−ト電極１１と、前記ゲ−ト電極１１の設けられてい
ない前記Ｐ型ベ−ス領域５及び前記ソ−ス領域７上に形
成されたソ−ス電極１３と、前記ドレイン取り出し領域
６上に形成されたドレイン電極１４と、から構成されて
いる。
【０００３】前記高濃度Ｎ+型ドレイン取り出し領域６
は、ドレイン電極とドレイン領域との接触抵抗を低減す
るためのものである。また、前記Ｐ型エピタキシャル領
域３を結晶成長させる過程で、前記埋込層２を形成する
拡散に使われた不純物が、前記Ｐ型エピタキシャル領域
３内にも熱拡散して広がっている。この横型二重拡散Ｍ
ＯＳ ＦＥＴ（以下ＬＤＭＯＳ ＦＥＴと略記する）に
おいては、ベ−ス領域５とドレイン領域４とで形成され
るダイオ−ドＤ１の耐圧より、深いベ−ス領域８とＮ+
型埋込層２とで形成されるダイオ−ドＤ２の耐圧の方が
低くなっている。
は、ドレイン電極とドレイン領域との接触抵抗を低減す
るためのものである。また、前記Ｐ型エピタキシャル領
域３を結晶成長させる過程で、前記埋込層２を形成する
拡散に使われた不純物が、前記Ｐ型エピタキシャル領域
３内にも熱拡散して広がっている。この横型二重拡散Ｍ
ＯＳ ＦＥＴ（以下ＬＤＭＯＳ ＦＥＴと略記する）に
おいては、ベ−ス領域５とドレイン領域４とで形成され
るダイオ−ドＤ１の耐圧より、深いベ−ス領域８とＮ+
型埋込層２とで形成されるダイオ−ドＤ２の耐圧の方が
低くなっている。
【０００４】本構造においては、ドレイン電極１４とソ
−ス電極１３との間にサ−ジ電圧が発生した場合、ダイ
オ−ドＤ１より先にダイオ−ドＤ２がブレイクダウンし
てアバランシェ電流を流すので、ドレイン領域４とベ−
ス領域５との間には電位差が発生せず、ソ−ス領域７、
ベ−ス領域５、ドレイン領域４によって形成される寄生
ＮＰＮトランジスタがタ−ンオンするのを防止でき、サ
−ジ耐量が向上する。更に、ドレイン電極とソ−ス電極
が同一主面上に形成されているので、図５で示している
多出力回路を何層にも形成でき、また、他のトランジス
タとの集積化も容易である。
−ス電極１３との間にサ−ジ電圧が発生した場合、ダイ
オ−ドＤ１より先にダイオ−ドＤ２がブレイクダウンし
てアバランシェ電流を流すので、ドレイン領域４とベ−
ス領域５との間には電位差が発生せず、ソ−ス領域７、
ベ−ス領域５、ドレイン領域４によって形成される寄生
ＮＰＮトランジスタがタ−ンオンするのを防止でき、サ
−ジ耐量が向上する。更に、ドレイン電極とソ−ス電極
が同一主面上に形成されているので、図５で示している
多出力回路を何層にも形成でき、また、他のトランジス
タとの集積化も容易である。
【０００５】
【発明が解決しようとする課題】このように従来のＬＤ
ＭＯＳＦＥＴにおいては、ダイオードＤ２は、深いベー
ス領域８とＮ+型埋込層２との接続面によってのみ形成
されていた。
ＭＯＳＦＥＴにおいては、ダイオードＤ２は、深いベー
ス領域８とＮ+型埋込層２との接続面によってのみ形成
されていた。
【０００６】従って、ダイオードＤ２として作用する部
分の面積の増大には限界があり、従って、破壊耐量の向
上には限界があるという問題があった。
分の面積の増大には限界があり、従って、破壊耐量の向
上には限界があるという問題があった。
【０００７】本発明はこのような課題を解決するために
なされたもので、サージ耐量の向上することのできるト
ランジスタを提供することを目的としている。
なされたもので、サージ耐量の向上することのできるト
ランジスタを提供することを目的としている。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に記載された発明は、第1導電型の第1半導
体領域と、この半導体領域の表面上に形成された第1導
電型の第2半導体領域と、前記第1半導体領域と前記第2
半導体領域との境界領域に形成された第2導電型の埋込
層と、前記第2半導体領域表面より前記埋込層に接する
ように形成される第2導電型のドレイン領域と、このド
レイン領域表面に形成される第1導電型のベース領域
と、、このベース領域表面に形成された第2導電型のソ
ース領域と、このソース領域と前記ドレイン領域とに挟
まれた、前記ベース領域の表面上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ドレイン領域上に形成
されたドレイン電極と、前記ソース領域上に形成された
ソース電極と、前記第1半導体領域の裏面に形成される
と共に、前記ソース電極と同電位の電圧であって、前記
ドレイン電極に印加される電圧と異なる電圧が印加され
る裏面電極と、を備え、前記ベース領域の底面と前記ド
レイン領域との間の接合耐圧より、前記第1半導体領域
と前記埋込層との間の接合耐圧の方が低いことを特徴と
した。また請求項２記載の発明は、上記請求項１記載の
トランジスタにおいて、前記ドレイン領域表面から前記
埋込層に達するように形成された溝と、この溝内部に形
成された前記ドレイン電極と、を有することを特徴とし
た。更に、請求項３記載の発明は、上記請求項１記載の
トランジスタにおいて、前記ドレイン電極に接続される
と共に、前記ソース電極上に層間絶縁膜を介して配置さ
れた配線層を有することを特徴とした。
め、請求項１に記載された発明は、第1導電型の第1半導
体領域と、この半導体領域の表面上に形成された第1導
電型の第2半導体領域と、前記第1半導体領域と前記第2
半導体領域との境界領域に形成された第2導電型の埋込
層と、前記第2半導体領域表面より前記埋込層に接する
ように形成される第2導電型のドレイン領域と、このド
レイン領域表面に形成される第1導電型のベース領域
と、、このベース領域表面に形成された第2導電型のソ
ース領域と、このソース領域と前記ドレイン領域とに挟
まれた、前記ベース領域の表面上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ドレイン領域上に形成
されたドレイン電極と、前記ソース領域上に形成された
ソース電極と、前記第1半導体領域の裏面に形成される
と共に、前記ソース電極と同電位の電圧であって、前記
ドレイン電極に印加される電圧と異なる電圧が印加され
る裏面電極と、を備え、前記ベース領域の底面と前記ド
レイン領域との間の接合耐圧より、前記第1半導体領域
と前記埋込層との間の接合耐圧の方が低いことを特徴と
した。また請求項２記載の発明は、上記請求項１記載の
トランジスタにおいて、前記ドレイン領域表面から前記
埋込層に達するように形成された溝と、この溝内部に形
成された前記ドレイン電極と、を有することを特徴とし
た。更に、請求項３記載の発明は、上記請求項１記載の
トランジスタにおいて、前記ドレイン電極に接続される
と共に、前記ソース電極上に層間絶縁膜を介して配置さ
れた配線層を有することを特徴とした。
【０００９】
【作用】上記請求項１記載の構成により、ソース電極ま
たはソース電極と同電位の裏 面電極と、ドレイン電極と
の間にサージ電圧が発生した場合には、ベース領域 とド
レイン領域との間のＰＮ接合より、第１半導体領域と埋
込層との間のＰＮ 接合の方が先にブレイクダウンするも
のであって、且つ第１半導体領域と埋込 層との間の接合
面積も大きく取れることから、サージ耐量を向上でき
る。
たはソース電極と同電位の裏 面電極と、ドレイン電極と
の間にサージ電圧が発生した場合には、ベース領域 とド
レイン領域との間のＰＮ接合より、第１半導体領域と埋
込層との間のＰＮ 接合の方が先にブレイクダウンするも
のであって、且つ第１半導体領域と埋込 層との間の接合
面積も大きく取れることから、サージ耐量を向上でき
る。
【００１０】また請求項２では、前記ドレイン領域表面
から前記埋込層に達するように形成された溝と、この溝
内部にドレイン電極を形成するようにしたので、チップ
面積を増大することなくサージ電流の引出し抵抗を低減
することができる。
から前記埋込層に達するように形成された溝と、この溝
内部にドレイン電極を形成するようにしたので、チップ
面積を増大することなくサージ電流の引出し抵抗を低減
することができる。
【００１１】また請求項３では、ドレイン電極に接続さ
れると共に、前記ソース電極上に層間絶縁膜を介して配
置された配線層を有するように構成したので、すなわち
ドレイン電極とソース電極とを二層構造としたため、電
極面積を広くすることができ、従って電極取り出し抵抗
が低減することができる。
れると共に、前記ソース電極上に層間絶縁膜を介して配
置された配線層を有するように構成したので、すなわち
ドレイン電極とソース電極とを二層構造としたため、電
極面積を広くすることができ、従って電極取り出し抵抗
が低減することができる。
【００１２】
【実施例】図１は、この発明の第一実施例を示す。以
下、この実施例を図面に基付いて説明する。
下、この実施例を図面に基付いて説明する。
【００１３】まず構成を説明すると、高濃度の第１導電
型の第１半導体領域である高濃度Ｐ+型半導体領域１ａ
と、該高濃度Ｐ+型半導体領域１ａの一方面上に形成さ
れた第１導電型の第２半導体領域であるＰ型エピタキシ
ャル領域３と、前記高濃度Ｐ+型半導体領域１ａと前記
Ｐ型エピタキシャル領域３との境界領域に形成された高
濃度第２導電型の埋込層である高濃度Ｎ+型埋込層２
と、前記Ｐ型エピタキシャル領域３表面より該埋込層２
に接するように形成された、第２導電型のドレイン領域
であるＮ型ドレイン領域４と、該Ｎ型ドレイン領域４表
面より該領域４内に拡散により形成された複数の、第１
導電型ベ−ス領域であるＰ型ベ−ス領域５と、該Ｐ型ベ
−ス領域５表面の一部の領域内に形成された高濃度の第
２導電型のソ−ス領域である高濃度Ｎ+型ソ−ス領域７
と、１つの前記Ｐ型ベ−ス領域５と、そのとなりに形成
されているもう１つの前記Ｐ型ベ−ス領域５との間の全
ての前記ドレイン領域４の表面より、該領域４内に形成
された、高濃度Ｎ+型ドレイン取り出し領域６と、前記
ソ−ス領域７と、前記ドレイン領域４とに挟まれた、前
記Ｐ型ベ−ス領域５表面上にゲ−ト絶縁膜１０を介して
形成されたゲ−ト電極１１と、前記ゲ−ト電極１１の設
けられていない前記Ｐ型ベ−ス領域５及び前記ソ−ス領
域７上に形成されると共に、前記Ｐ+型半導体領域１ａ
の他方面上にもオ−ミックに接続された電極１７と、前
記ドレイン領域６の表面から、前記埋込層２に達する溝
周辺に形成され、前記埋込層２及び前記ドレイン領域６
へオ−ミックに接続されたドレイン電極１４と、から成
っている。
型の第１半導体領域である高濃度Ｐ+型半導体領域１ａ
と、該高濃度Ｐ+型半導体領域１ａの一方面上に形成さ
れた第１導電型の第２半導体領域であるＰ型エピタキシ
ャル領域３と、前記高濃度Ｐ+型半導体領域１ａと前記
Ｐ型エピタキシャル領域３との境界領域に形成された高
濃度第２導電型の埋込層である高濃度Ｎ+型埋込層２
と、前記Ｐ型エピタキシャル領域３表面より該埋込層２
に接するように形成された、第２導電型のドレイン領域
であるＮ型ドレイン領域４と、該Ｎ型ドレイン領域４表
面より該領域４内に拡散により形成された複数の、第１
導電型ベ−ス領域であるＰ型ベ−ス領域５と、該Ｐ型ベ
−ス領域５表面の一部の領域内に形成された高濃度の第
２導電型のソ−ス領域である高濃度Ｎ+型ソ−ス領域７
と、１つの前記Ｐ型ベ−ス領域５と、そのとなりに形成
されているもう１つの前記Ｐ型ベ−ス領域５との間の全
ての前記ドレイン領域４の表面より、該領域４内に形成
された、高濃度Ｎ+型ドレイン取り出し領域６と、前記
ソ−ス領域７と、前記ドレイン領域４とに挟まれた、前
記Ｐ型ベ−ス領域５表面上にゲ−ト絶縁膜１０を介して
形成されたゲ−ト電極１１と、前記ゲ−ト電極１１の設
けられていない前記Ｐ型ベ−ス領域５及び前記ソ−ス領
域７上に形成されると共に、前記Ｐ+型半導体領域１ａ
の他方面上にもオ−ミックに接続された電極１７と、前
記ドレイン領域６の表面から、前記埋込層２に達する溝
周辺に形成され、前記埋込層２及び前記ドレイン領域６
へオ−ミックに接続されたドレイン電極１４と、から成
っている。
【００１４】前記高濃度Ｎ+型ドレイン取り出し領域６
は、前記ドレイン電極と前記ドレイン領域との接触抵抗
を低減するためのものである。また、部材の濃度の違い
により、Ｐ型ベ−ス領域５とＮ型ドレイン領域４によっ
て形成されるダイオ−ドＤ１の耐圧より、高濃度Ｐ+型
基板１ａと高濃度Ｎ+型埋込層２によって形成されるダ
イオ−ドＤ３の耐圧の方が低くなっている。このことに
より、ドレイン電極１４と、ソ−ス電極１３または同電
位の電極１７との間にサ−ジ電圧が発生した際には、ダ
イオ−ドＤ１よりダイオ−ドＤ３が先にブレイクダウン
し、しかも、ダイオ−ドＤ３は素子の広範囲、すなわち
埋込層全体に渡って形成されているので、サ−ジ耐量が
向上している。
は、前記ドレイン電極と前記ドレイン領域との接触抵抗
を低減するためのものである。また、部材の濃度の違い
により、Ｐ型ベ−ス領域５とＮ型ドレイン領域４によっ
て形成されるダイオ−ドＤ１の耐圧より、高濃度Ｐ+型
基板１ａと高濃度Ｎ+型埋込層２によって形成されるダ
イオ−ドＤ３の耐圧の方が低くなっている。このことに
より、ドレイン電極１４と、ソ−ス電極１３または同電
位の電極１７との間にサ−ジ電圧が発生した際には、ダ
イオ−ドＤ１よりダイオ−ドＤ３が先にブレイクダウン
し、しかも、ダイオ−ドＤ３は素子の広範囲、すなわち
埋込層全体に渡って形成されているので、サ−ジ耐量が
向上している。
【００１５】その上、Ｎ+型埋込層２がドレイン電極１
４と直接つながれているので、チップ面積の増大なく、
ダイオ−ドＤ３のアバランシェ電流の引き出し抵抗を低
減できる。また更に、従来例で示した深いベ−ス領域８
を形成する必要がないので、チャネル領域にまで深いベ
−ス領域８を形成するための拡散が広がって、しきい値
が上昇するという心配もなく、素子の微細化が容易とな
る。
４と直接つながれているので、チップ面積の増大なく、
ダイオ−ドＤ３のアバランシェ電流の引き出し抵抗を低
減できる。また更に、従来例で示した深いベ−ス領域８
を形成する必要がないので、チャネル領域にまで深いベ
−ス領域８を形成するための拡散が広がって、しきい値
が上昇するという心配もなく、素子の微細化が容易とな
る。
【００１６】図２には、第２の実施例を示す。前記図１
に示される実施例と同一の部分は同一の番号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、高濃度の第２導電型ドレイン領域であ
る高濃度ドレイン領域６が溝の内側面に形成されてい
る。このためにＮ型ドレイン領域４と、ドレイン領域１
４との間の接触抵抗が更に減少し、オン抵抗が減少す
る。
に示される実施例と同一の部分は同一の番号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、高濃度の第２導電型ドレイン領域であ
る高濃度ドレイン領域６が溝の内側面に形成されてい
る。このためにＮ型ドレイン領域４と、ドレイン領域１
４との間の接触抵抗が更に減少し、オン抵抗が減少す
る。
【００１７】図３には、第三の実施例を示す。前記図１
に示される実施例と同一の部分は同一の符号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、ソ−ス電極１３を覆うようにして形成
された層間絶縁膜１６によって絶縁されたドレイン電極
層１５が、該層間絶縁膜１６の上面にあり、ドレイン電
極１４にオ−ミックに接続されている。この様にドレイ
ン電極層１５とソ−ス電極１３を二層構造としたため、
電極面積が広くとれ、従って電極取り出し抵抗が減少す
る。
に示される実施例と同一の部分は同一の符号を符し、そ
の説明は省略する。この実施例においては、第１実施例
の構造に加えて、ソ−ス電極１３を覆うようにして形成
された層間絶縁膜１６によって絶縁されたドレイン電極
層１５が、該層間絶縁膜１６の上面にあり、ドレイン電
極１４にオ−ミックに接続されている。この様にドレイ
ン電極層１５とソ−ス電極１３を二層構造としたため、
電極面積が広くとれ、従って電極取り出し抵抗が減少す
る。
【００１８】
【発明の効果】以上説明したきたように本発明によれ
ば、第１半導体領域の裏面にソース電極 と同電位の電圧
が印加される電極を設けると共に、前記ベース領域の底
面と前 記ドレイン領域との間で形成される接合圧より、
前記第1半導体領域と前記埋 込層との間の接合耐圧の方
が低くなるように構成したので、ソース電極又は裏面電
極とドレイン電極との間のサージ耐量を向上することが
できる。
ば、第１半導体領域の裏面にソース電極 と同電位の電圧
が印加される電極を設けると共に、前記ベース領域の底
面と前 記ドレイン領域との間で形成される接合圧より、
前記第1半導体領域と前記埋 込層との間の接合耐圧の方
が低くなるように構成したので、ソース電極又は裏面電
極とドレイン電極との間のサージ耐量を向上することが
できる。
【００１９】更に、従来例で示した深いベ−ス領域８を
形成する必要がなく、チャネル領域の不純物濃度が上が
る事によるしきい値の上昇もないので、素子の微細化が
容易になるという効果が得られる。
形成する必要がなく、チャネル領域の不純物濃度が上が
る事によるしきい値の上昇もないので、素子の微細化が
容易になるという効果が得られる。
【図面の簡単な説明】
【図１】第１実施例の断面図
【図２】第２実施例の断面図
【図３】第３実施例の断面図
【図４】従来のＭＯＳトランジスタの断面図
【図５】ＭＯＳトランジスタの応用回路
１ａ…Ｐ+型半導体領域 １ｂ…Ｐ型半導体領域 ２…Ｎ+型埋込層 ３…Ｐ型エピタキシャル領域 ４…Ｎ型ドレイン領域 ５…Ｐ型ベ−ス領域 ６…Ｎ+型ドレイン取り出し領域 ７…Ｎ+型ソ−ス領域 ８…深いＰ型ベ−ス領域 ９…深いＮ+型ドレイン取り出し領域 １０…ゲ−ト絶縁膜 １１…ゲ−ト電極 １２…絶縁膜 １３…ソ−ス電極 １４…ドレイン電極 １５…ドレイン電極層 １６…層間絶縁膜 １７…電極
Claims (3)
- 【請求項１】第1導電型の第1半導体領域と、この 半導体領域の表面上に形成された第1導電型の第2半
導体領域と、 前記第1半導体領域と前記第2半導体領域との境界領域に
形成された第2導電型の埋込層と、 前記第2半導体領域表面より前記埋込層に接するように
形成される第2導電型のドレイン領域と、この ドレイン領域表面に形成される第1導電型のベース
領域と、この ベース領域表面に形成された第2導電型のソース領
域と、この ソース領域と前記ドレイン領域とに挟まれた、前記
ベース領域の表面上にゲート絶縁膜を介して形成された
ゲート電極と、 前記ドレイン領域上に形成されたドレイン電極と、 前記ソース領域上に形成されたソース電極と、前記第1半導体領域の裏面に形成されると共に、前記ソ
ース電極と同電位の電圧であって、前記ドレイン電極に
印加される電圧と異なる電圧が印加される裏面電極と、 を備え、 前記ベース領域の底面と前記ドレイン領域との間の接合
耐圧より、前記第1半導体領域と前記埋込層との間の接
合耐圧の方が低いこと を特徴とするトランジスタ。 - 【請求項２】前記ドレイン領域表面から前記埋込層に達
するように形成された溝と、この溝内部に形成された前
記ドレイン電極と、を有することを特徴とする請求項1
に記載したトランジスタ。 - 【請求項３】前記ドレイン電極に接続されると共に、前
記ソース電極上に層間絶縁膜を介して配置された配線層
を有することを特徴とする請求項1に記載したトランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229081A JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3229081A JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567778A JPH0567778A (ja) | 1993-03-19 |
| JP2924348B2 true JP2924348B2 (ja) | 1999-07-26 |
Family
ID=16886454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3229081A Expired - Fee Related JP2924348B2 (ja) | 1991-09-09 | 1991-09-09 | トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924348B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100485556B1 (ko) * | 2001-02-02 | 2005-04-27 | 미쓰비시덴키 가부시키가이샤 | 절연 게이트형 바이폴라 트랜지스터, 반도체 장치, 절연게이트형 바이폴라 트랜지스터의 제조 방법 및 반도체장치의 제조 방법 |
| JP5842720B2 (ja) | 2012-04-19 | 2016-01-13 | 株式会社ソシオネクスト | 出力回路 |
-
1991
- 1991-09-09 JP JP3229081A patent/JP2924348B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567778A (ja) | 1993-03-19 |
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