JP2536137B2 - 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 - Google Patents
伝導度変調型ｍｏｓｆｅｔを備えた半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝導度変調型MOSFETを備えた半導体装置に
関し、特に少数キャリア注入領域を分離島領域の表面に
設けた伝導度変調型MOSFETに関する。
関し、特に少数キャリア注入領域を分離島領域の表面に
設けた伝導度変調型MOSFETに関する。
２重拡散型MOSFET（DMOS）は、ゲート電極をマスクと
して自己整合による２重拡散で形成され、微細化が容易
であることや，逆バイアス時の空乏層の拡大を工夫する
ことにより高い降伏電圧を持つ特徴がある。一方最近、
大電流容量が得られる伝導度変調型MOSFET（絶縁ゲート
バイポーラトランジスタ,IGBT）が製品化されている
が、そのIGBTとDMOSとを組み合わせることにより、大電
流容量且つ高耐圧のパワーデバイスの実現が期待されて
いる。
して自己整合による２重拡散で形成され、微細化が容易
であることや，逆バイアス時の空乏層の拡大を工夫する
ことにより高い降伏電圧を持つ特徴がある。一方最近、
大電流容量が得られる伝導度変調型MOSFET（絶縁ゲート
バイポーラトランジスタ,IGBT）が製品化されている
が、そのIGBTとDMOSとを組み合わせることにより、大電
流容量且つ高耐圧のパワーデバイスの実現が期待されて
いる。
第２図は、従来の２重拡散型MOS部を有する伝導度変
調型MOSFETの素子構造を示す断面図である。この伝導度
変調型MOSFETは、少数キャリア注入層としてのP+型半導
体基板１上のN+型拡散層のバッファ層２と、この上にエ
ピタキシャル成長されたN-型エピタキシャル層３と、シ
リコン酸化膜４上のポリシリコンゲート５をマスクとし
て２重拡散による自己整合で形成されたＰ型チャネル拡
散領域６及びこの中のN+型ソース拡散領域７とを備えて
いる。MOS部に形成される反転層を介して図示実線矢印
に示すように、電子がN-型エピタキシャル層３に注入さ
れると共に、少数キャリア注入層としてのP-型半導体基
板１からN-型エピタキシャル層３に図示破線矢印に示す
正孔が注入され、これによりN-型エピタキシャル層３内
に伝導度変調状態が誘起され、オン抵抗が低くなり、ソ
ース電流がより流れ易い状態となる。この伝導度変調型
MOSFETはドレイン電極Ｄを基板裏面側に備えており、デ
ィスクリート素子として用いられる。
調型MOSFETの素子構造を示す断面図である。この伝導度
変調型MOSFETは、少数キャリア注入層としてのP+型半導
体基板１上のN+型拡散層のバッファ層２と、この上にエ
ピタキシャル成長されたN-型エピタキシャル層３と、シ
リコン酸化膜４上のポリシリコンゲート５をマスクとし
て２重拡散による自己整合で形成されたＰ型チャネル拡
散領域６及びこの中のN+型ソース拡散領域７とを備えて
いる。MOS部に形成される反転層を介して図示実線矢印
に示すように、電子がN-型エピタキシャル層３に注入さ
れると共に、少数キャリア注入層としてのP-型半導体基
板１からN-型エピタキシャル層３に図示破線矢印に示す
正孔が注入され、これによりN-型エピタキシャル層３内
に伝導度変調状態が誘起され、オン抵抗が低くなり、ソ
ース電流がより流れ易い状態となる。この伝導度変調型
MOSFETはドレイン電極Ｄを基板裏面側に備えており、デ
ィスクリート素子として用いられる。
第３図は、表面側に３電極を備え半導体集積回路に適
用される伝導度変調型MOSFETの素子構造を示す断面図で
ある。この伝導度変調型MOSFETは、P+型半導体基板10上
に形成されたN+型埋込拡散層11と、この上にエピタキシ
ャル成長されたN-型エピタキシャル層を分離島領域12と
して画成するＰ型アイソレイション領域13と、シリコン
酸化膜14上のポリシルコンゲート15をマスクとして２重
拡散による自己整合で形成されたＰ型チャネル拡散領域
16及びこの中のN+型ソース拡散領域17と、基板表面側に
形成されたN+型拡散層のバッファ領域（ドレイン領域）
18と、この中に拡散形成されたP+型の少数キャリア注入
領域19とを備えており、表面側の少数キャリア注入領域
19から正孔がN-型エピタキシャル層12へ注入されると共
に、電子がN-型エピタキシャル層12から少数キャリア注
入領域19に抽出され、キャリアがN+型埋込拡散層11を介
して横方向に流れるものである。
用される伝導度変調型MOSFETの素子構造を示す断面図で
ある。この伝導度変調型MOSFETは、P+型半導体基板10上
に形成されたN+型埋込拡散層11と、この上にエピタキシ
ャル成長されたN-型エピタキシャル層を分離島領域12と
して画成するＰ型アイソレイション領域13と、シリコン
酸化膜14上のポリシルコンゲート15をマスクとして２重
拡散による自己整合で形成されたＰ型チャネル拡散領域
16及びこの中のN+型ソース拡散領域17と、基板表面側に
形成されたN+型拡散層のバッファ領域（ドレイン領域）
18と、この中に拡散形成されたP+型の少数キャリア注入
領域19とを備えており、表面側の少数キャリア注入領域
19から正孔がN-型エピタキシャル層12へ注入されると共
に、電子がN-型エピタキシャル層12から少数キャリア注
入領域19に抽出され、キャリアがN+型埋込拡散層11を介
して横方向に流れるものである。
しかしながら、第３図示の伝導度変調型MOSFETにあっ
ては、次の問題点がある。
ては、次の問題点がある。
即ち、半導体集積回路においては分離島領域12を電気
的に絶縁するため、pn接合分離用のＰ型アイソレイショ
ン領域13をグランド電位（最も低い電位に接地）に維持
するが、少数キャリア注入領域19とバッファ領域18及び
分離島領域12とＰ型アイソレイション領域13とが寄生PN
Pトランジスタを構成するため、第３図に示す如く、少
数キャリア注入領域19から注入された一部の正孔ｈがＰ
型アイソレイション領域13へ流れ出し、寄生電流が発生
してパワーロスを招く。
的に絶縁するため、pn接合分離用のＰ型アイソレイショ
ン領域13をグランド電位（最も低い電位に接地）に維持
するが、少数キャリア注入領域19とバッファ領域18及び
分離島領域12とＰ型アイソレイション領域13とが寄生PN
Pトランジスタを構成するため、第３図に示す如く、少
数キャリア注入領域19から注入された一部の正孔ｈがＰ
型アイソレイション領域13へ流れ出し、寄生電流が発生
してパワーロスを招く。
そこで、本発明の課題は、少数キャリア注入領域とこ
れに隣接するアイソレイション領域との間の無効電流を
抑制することにより、パワーロスを低減した伝導度変調
型MOSFETを備えた半導体装置を提供することにある。
れに隣接するアイソレイション領域との間の無効電流を
抑制することにより、パワーロスを低減した伝導度変調
型MOSFETを備えた半導体装置を提供することにある。
本発明は、上記課題を解決するため、第１導電型の半
導体基板上に形成された低濃度第２導電型のエピタキシ
ャル層がその表面から前記半導体基板に達する第１導電
型のアイソレイション領域によって画成されてなる分離
島領域と、該分離島領域の底部に埋め込み拡散されてな
る高濃度第２導電型の埋込層と、該埋込層の上方の分離
島領域の表面側に選択的に拡散されてなる第１導電型の
チャネル拡散領域と、該チャネル拡散領域の表面側に選
択的に拡散されてなる第２導電型のソース領域と、該ソ
ース領域と前記分離島領域の第２導電型部分の間の前記
チャネル拡散領域の第１導電型部分の表面上に絶縁膜を
介して形成されたゲート電極と、前記アイソレイション
領域と前記チャネル拡散領域の間の前記分離島領域の表
面側に選択的に拡散されてなる高濃度第２導電型のバッ
ファ領域と、該バッファ領域の表面側に拡散されて当該
バッファ領域内に前記分離島領域の低濃度第２導電型部
分から離れて形成され、表面にドレイン電極が接続され
る高濃度第１導電型の少数キャリア注入領域とを有する
伝導度変調型MOSFETを備えた半導体装置において、前記
少数キャリア注入領域が形成された前記バッファ領域の
前記アイソレイション領域を臨む側と前記埋込層とを接
続するように前記分離島領域内に拡散されてなる高濃度
第２導電型のドレインウォール領域に設けたことを特徴
としている。
導体基板上に形成された低濃度第２導電型のエピタキシ
ャル層がその表面から前記半導体基板に達する第１導電
型のアイソレイション領域によって画成されてなる分離
島領域と、該分離島領域の底部に埋め込み拡散されてな
る高濃度第２導電型の埋込層と、該埋込層の上方の分離
島領域の表面側に選択的に拡散されてなる第１導電型の
チャネル拡散領域と、該チャネル拡散領域の表面側に選
択的に拡散されてなる第２導電型のソース領域と、該ソ
ース領域と前記分離島領域の第２導電型部分の間の前記
チャネル拡散領域の第１導電型部分の表面上に絶縁膜を
介して形成されたゲート電極と、前記アイソレイション
領域と前記チャネル拡散領域の間の前記分離島領域の表
面側に選択的に拡散されてなる高濃度第２導電型のバッ
ファ領域と、該バッファ領域の表面側に拡散されて当該
バッファ領域内に前記分離島領域の低濃度第２導電型部
分から離れて形成され、表面にドレイン電極が接続され
る高濃度第１導電型の少数キャリア注入領域とを有する
伝導度変調型MOSFETを備えた半導体装置において、前記
少数キャリア注入領域が形成された前記バッファ領域の
前記アイソレイション領域を臨む側と前記埋込層とを接
続するように前記分離島領域内に拡散されてなる高濃度
第２導電型のドレインウォール領域に設けたことを特徴
としている。
本発明においては、高濃度第１導電型の少数キャリア
注入領域と高濃度第２導電型のバッファ領域及びドレイ
ンウォール領域と第１導電型のアイソレイション領域と
で寄生トランジスタが構成されるが、そのベース領域は
高濃度第２導電型のドレインウォール領域の介在によっ
て高濃度にされているため、寄生トランジスタのエミッ
タ領域としての少数キャリア注入領域から上記ベース領
域に注入される少数キャリアは、このベース領域で再結
合されてコレクタ領域としてのアイソレイション領域に
到達する割合が減少するので、寄生電流が低減される。
注入領域と高濃度第２導電型のバッファ領域及びドレイ
ンウォール領域と第１導電型のアイソレイション領域と
で寄生トランジスタが構成されるが、そのベース領域は
高濃度第２導電型のドレインウォール領域の介在によっ
て高濃度にされているため、寄生トランジスタのエミッ
タ領域としての少数キャリア注入領域から上記ベース領
域に注入される少数キャリアは、このベース領域で再結
合されてコレクタ領域としてのアイソレイション領域に
到達する割合が減少するので、寄生電流が低減される。
一方、その高濃度第２導電型のドレインウォール領域
は埋込層に接続されるから、このドレインウォール領域
に注入された少数キャリアは、大半が埋込層を介してゲ
ート電極直下へと向かい、そこの低濃度第２導電型の分
離島領域を介してソース領域へと流れることとなって、
ゲート電極直下のキャリア密度が高まって伝導度変調効
果が高められるので、オン抵抗が低減される。
は埋込層に接続されるから、このドレインウォール領域
に注入された少数キャリアは、大半が埋込層を介してゲ
ート電極直下へと向かい、そこの低濃度第２導電型の分
離島領域を介してソース領域へと流れることとなって、
ゲート電極直下のキャリア密度が高まって伝導度変調効
果が高められるので、オン抵抗が低減される。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
第１図は、本発明の一実施例に係る伝導度変調型MOSF
ETを備えた半導体装置の構造断面図である。なお、第１
図において第３図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
ETを備えた半導体装置の構造断面図である。なお、第１
図において第３図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
この実施例においては、Ｐ型半導体基板10上にN+型埋
込拡散層11とN-型エピタキシャル層が順に形成され、こ
のN-型エピタキシャル層はＰ型アイソレイション領域13
によって分離島領域12として画成されている。基板表面
側にはP+型の少数キャリア注入領域19とこれを囲むN+型
のバッファ領域（ドレイン領域）18が拡散形成されてお
り、このバッファ領域18のうちのＰ型アイソレイション
領域４に面する側とN+型埋込拡散層11とを接続するN+型
ドレインウォール領域20が拡散形成されている。バッフ
ァ領域18のうちMOS部に面する側はN+型ドレインウォー
ル領域20が接触していない。
込拡散層11とN-型エピタキシャル層が順に形成され、こ
のN-型エピタキシャル層はＰ型アイソレイション領域13
によって分離島領域12として画成されている。基板表面
側にはP+型の少数キャリア注入領域19とこれを囲むN+型
のバッファ領域（ドレイン領域）18が拡散形成されてお
り、このバッファ領域18のうちのＰ型アイソレイション
領域４に面する側とN+型埋込拡散層11とを接続するN+型
ドレインウォール領域20が拡散形成されている。バッフ
ァ領域18のうちMOS部に面する側はN+型ドレインウォー
ル領域20が接触していない。
少数キャリア注入領域19,バッファ層18及びドレイン
ウォール20,P型アイソレイション領域13は寄生PNPトラ
ンジスタを構成しているが、そのベース領域の濃度は高
濃度のドレインウォール20の介在によって従来に比して
高くなって、Ｐ型アイソレイション領域13に向かう正孔
はそのベース領域で再結合するので、そのコレクタ電流
は従来に比較して少なくなる。即ち、寄生電流が減少す
るので、パワーロスが低減する。
ウォール20,P型アイソレイション領域13は寄生PNPトラ
ンジスタを構成しているが、そのベース領域の濃度は高
濃度のドレインウォール20の介在によって従来に比して
高くなって、Ｐ型アイソレイション領域13に向かう正孔
はそのベース領域で再結合するので、そのコレクタ電流
は従来に比較して少なくなる。即ち、寄生電流が減少す
るので、パワーロスが低減する。
また、少数キャリア注入領域19から注入された正孔
（破線矢印で示す）は低抵抗のドレインウォール領域20
に沿って低抵抗の埋込拡散層11へより多く集められる。
このため、ポリシリコンゲートＧ直下ではキャリア密度
がより多くなり、伝導度変調効果が高くなる。従って従
来に比して大電流容量を得ることができる。
（破線矢印で示す）は低抵抗のドレインウォール領域20
に沿って低抵抗の埋込拡散層11へより多く集められる。
このため、ポリシリコンゲートＧ直下ではキャリア密度
がより多くなり、伝導度変調効果が高くなる。従って従
来に比して大電流容量を得ることができる。
なお、Ｐ型チャネル拡散領域16とこの下のN-型の分離
島領域12の濃度，厚さや、バッファ領域18のうちＰ型チ
ャネル拡散領域16に面する側とＰ型チャネル拡散領域16
との間隔は従来と変わるところがないため、耐圧の低下
は起こらない。
島領域12の濃度，厚さや、バッファ領域18のうちＰ型チ
ャネル拡散領域16に面する側とＰ型チャネル拡散領域16
との間隔は従来と変わるところがないため、耐圧の低下
は起こらない。
以上のような本発明によれば、高濃度第１導電型の少
数キャリア注入領域が拡散形成された高濃度第２導電型
のバッファ領域のアイソレイション領域を臨む側と高濃
度第２導電型の埋込層とを接続するように分離島領域内
に拡散されてなる高濃度第２導電型のドレインウォール
領域を設け、寄生トランジスタのベース領域に高濃度第
２導電型のドレインウォール領域を介在させることによ
り、アイソレイション領域に流れる寄生電流を減少させ
てパワーロスを低減すると共に、その高濃度第２導電型
のドレインウォール領域を埋込層に接続して伝導度変調
効果が高めることにより、オン抵抗を低減して大電流容
量化を図ることが可能となる。
数キャリア注入領域が拡散形成された高濃度第２導電型
のバッファ領域のアイソレイション領域を臨む側と高濃
度第２導電型の埋込層とを接続するように分離島領域内
に拡散されてなる高濃度第２導電型のドレインウォール
領域を設け、寄生トランジスタのベース領域に高濃度第
２導電型のドレインウォール領域を介在させることによ
り、アイソレイション領域に流れる寄生電流を減少させ
てパワーロスを低減すると共に、その高濃度第２導電型
のドレインウォール領域を埋込層に接続して伝導度変調
効果が高めることにより、オン抵抗を低減して大電流容
量化を図ることが可能となる。
第１図は、本発明の一実施例に係る伝導度変調型MOSFET
を備えた半導体装置の素子構造を示す断面図である。 第２図は、従来のディスクリート素子たる伝導度変調型
MOSFETの素子構造を示す断面図である。 第３図は、従来の半導体集積回路に適用される片面電極
を備える伝導度変調型MOSFETの素子構造を示す断面図で
ある。 10……Ｐ型半導体基板、11……N+型埋込拡散層、12……
N-型エピタキシャル成長層の分離島領域、13……Ｐ型ア
イソレイション領域、14……シリコン酸化膜、15……ポ
リシリコンゲート、16……Ｐ型チャネル拡散領域、17…
…N+型ソース拡散領域、18……N+バッファ領域、19……
P+型少数キャリア注入領域、20……N+型ドレインウォー
ル領域。
を備えた半導体装置の素子構造を示す断面図である。 第２図は、従来のディスクリート素子たる伝導度変調型
MOSFETの素子構造を示す断面図である。 第３図は、従来の半導体集積回路に適用される片面電極
を備える伝導度変調型MOSFETの素子構造を示す断面図で
ある。 10……Ｐ型半導体基板、11……N+型埋込拡散層、12……
N-型エピタキシャル成長層の分離島領域、13……Ｐ型ア
イソレイション領域、14……シリコン酸化膜、15……ポ
リシリコンゲート、16……Ｐ型チャネル拡散領域、17…
…N+型ソース拡散領域、18……N+バッファ領域、19……
P+型少数キャリア注入領域、20……N+型ドレインウォー
ル領域。
Claims (1)
- 【請求項１】第１導電型の半導体基板上に形成された低
濃度第２導電型のエピタキシャル層がその表面から前記
半導体基板に達する第１導電型のアイソレイション領域
によって画成されてなる分離島領域と、該分離島領域の
底部に埋め込み拡散されてなる高濃度第２導電型の埋込
層と、該埋込層の上方の分離島領域の表面側に選択的に
拡散されてなる第１導電型のチャネル拡散領域と、該チ
ャネル拡散領域の表面側に選択的に拡散されてなる第２
導電型のソース領域と、該ソース領域と前記分離島領域
の第２導電型部分の間の前記チャネル拡散領域の第１導
電型部分の表面上に絶縁膜を介して形成されたゲート電
極と、前記アイソレイション領域と前記チャネル拡散領
域の間の前記分離島領域の表面側に選択的に拡散されて
なる高濃度第２導電型のバッファ領域と、該バッファ領
域の表面側に拡散されて当該バッファ領域内に前記分離
島領域の低濃度第２導電型部分から離れて形成され、表
面にドレイン電極が接続される高濃度第１導電型の少数
キャリア注入領域とを有する伝導度変調型MOSFETを備え
た半導体装置において、前記少数キャリア注入領域が形
成された前記バッファ領域の前記アイソレイション領域
を臨む側と前記埋込層とを接続するように前記分離島領
域内に拡散されてなる高濃度第２導電型のドレインウォ
ール領域に設けたことを特徴とする伝導度変調型MOSFET
を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076274A JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1076274A JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02254757A JPH02254757A (ja) | 1990-10-15 |
| JP2536137B2 true JP2536137B2 (ja) | 1996-09-18 |
Family
ID=13600677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1076274A Expired - Fee Related JP2536137B2 (ja) | 1989-03-28 | 1989-03-28 | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536137B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227653A (en) * | 1991-08-07 | 1993-07-13 | North American Philips Corp. | Lateral trench-gate bipolar transistors |
| DE69322963T2 (de) * | 1993-09-17 | 1999-06-24 | Cons Ric Microelettronica | Eine integrierte Vorrichtung mit einem bipolaren Transistor und einem MOSFET Transistor in Emittorschaltungsanordnung |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0273030A3 (en) * | 1982-12-13 | 1988-09-21 | General Electric Company | Lateral insulated-gate rectifier structures |
| JPS6364365A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-03-28 JP JP1076274A patent/JP2536137B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02254757A (ja) | 1990-10-15 |
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