JPS6364365A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6364365A JPS6364365A JP61207861A JP20786186A JPS6364365A JP S6364365 A JPS6364365 A JP S6364365A JP 61207861 A JP61207861 A JP 61207861A JP 20786186 A JP20786186 A JP 20786186A JP S6364365 A JPS6364365 A JP S6364365A
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- polycrystalline silicon
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン層をフィールド・プレートまたは電
極として使用する高１１圧半導体素子に係り、特に、高
集積化に好適な高耐圧牛導体装置に関する。
極として使用する高１１圧半導体素子に係り、特に、高
集積化に好適な高耐圧牛導体装置に関する。
フィールド・プレートは、アイ・イー・イー・イー、ト
ランザクション オン エレクトロン第１０９８頁から
第１１００頁（ＩＥＥＥ、 Ｔｒａｎｓ。
ランザクション オン エレクトロン第１０９８頁から
第１１００頁（ＩＥＥＥ、 Ｔｒａｎｓ。
ＥＬＥＣＴＢＯＮ ＤＥＶＩＣＥ８ ＶＯＬ、
ＥＤ ２６． Ｉｉ７ （（１９７９）ｐｐ１０９８
−１１００．）に記載されているように、拡散層の表面
でのプレークダウンヲ保護する働きがある。しかし、従
来のフィールド・プレートは拡散層耐圧保護のみに使用
されており、他の目的で使用することは考えられていな
かった。
ＥＤ ２６． Ｉｉ７ （（１９７９）ｐｐ１０９８
−１１００．）に記載されているように、拡散層の表面
でのプレークダウンヲ保護する働きがある。しかし、従
来のフィールド・プレートは拡散層耐圧保護のみに使用
されており、他の目的で使用することは考えられていな
かった。
高討圧素子は、耐圧確保のための空乏；りの伸び分のス
ペースをとる必要があり、低耐圧米子に比べ、本質的に
素子サイズは大きくなるという問題がある。
ペースをとる必要があり、低耐圧米子に比べ、本質的に
素子サイズは大きくなるという問題がある。
本発明の目的は、高耐圧集積回路において、高耐圧素子
のフィールドプレート領域または引出し用の’ｔ ＆に
ダイオードまたはトランジスタを内、浅化させることに
より１回路の高集積化を行なうことにある。
のフィールドプレート領域または引出し用の’ｔ ＆に
ダイオードまたはトランジスタを内、浅化させることに
より１回路の高集積化を行なうことにある。
上記目的は、フィールド・プレートまた；−ハヱ柩とし
て多結晶シリコンまたに単結晶ｆｋシたシリコ／を用い
、これに、ｐｉ賃とｎ型の両方の不司物をドーピングし
、ダイオードまたはトランジスタとすることにより達成
される。
て多結晶シリコンまたに単結晶ｆｋシたシリコ／を用い
、これに、ｐｉ賃とｎ型の両方の不司物をドーピングし
、ダイオードまたはトランジスタとすることにより達成
される。
多結晶シリコンまたは単、拮晶化したシリコンのフィー
ルド・プレート内て設けたダイオード及びトランジスタ
（・ま、ぶ予肉て印加されるα圧が小さい場合、フィー
ルド・プレートの本来のＧ ’４１Ｊである拡散茜寸圧
保護効果全極端に劣化させることはない。また、内蔵化
されるダイオードまたはトランジスタの基板に対する。
ルド・プレート内て設けたダイオード及びトランジスタ
（・ま、ぶ予肉て印加されるα圧が小さい場合、フィー
ルド・プレートの本来のＧ ’４１Ｊである拡散茜寸圧
保護効果全極端に劣化させることはない。また、内蔵化
されるダイオードまたはトランジスタの基板に対する。
耐圧も高くできる。
以下、本発明の一実施例を第１図の断面図と第２図の平
面図により説明する。本実５．六例では、高：耐圧縦型
ＭＯ８ＦＥＴのドレインンて設けた多結晶シリコンのフ
ィールド・プレートにｐ型不純吻ドープ領域７人とｎ型
不純物ドープ領域７Ｂ全形成し、多結晶シリコンダイオ
ードを内蔵させている。本構造は、以下に述べる通常の
高、耐圧、樅形Ｎ工○５ＦＥＴの製造法により実現でさ
る。
面図により説明する。本実５．六例では、高：耐圧縦型
ＭＯ８ＦＥＴのドレインンて設けた多結晶シリコンのフ
ィールド・プレートにｐ型不純吻ドープ領域７人とｎ型
不純物ドープ領域７Ｂ全形成し、多結晶シリコンダイオ
ードを内蔵させている。本構造は、以下に述べる通常の
高、耐圧、樅形Ｎ工○５ＦＥＴの製造法により実現でさ
る。
まず、ｐ型基板ｌに、ドレインの抵抗低減用の高Ｊ度ｎ
型埋込層２を形成後、ｎ型エビタキ／ヤル７層３を成長
させる。素子分、雌用ｐ型抵抗■４とドレイン低抗低減
用ｎ型拡散「−５全形成した後。
型埋込層２を形成後、ｎ型エビタキ／ヤル７層３を成長
させる。素子分、雌用ｐ型抵抗■４とドレイン低抗低減
用ｎ型拡散「−５全形成した後。
ゲート部等の酸化膜を除去し、約１０００Ａ程度のゲー
ト雲化嘆を新たに形成し、多結晶シリコン７Ａ、７Ｂ、
７Ｃ全デポする。次に、ゲート及びフィールド・プレー
トのパターンニングをレジストをマスクにして、エツチ
ングで行ｉい、その後。
ト雲化嘆を新たに形成し、多結晶シリコン７Ａ、７Ｂ、
７Ｃ全デポする。次に、ゲート及びフィールド・プレー
トのパターンニングをレジストをマスクにして、エツチ
ングで行ｉい、その後。
ＭＯＳＦＥＴのチャネル領域となるｐ型拡散層８を、ゲ
ート７Ｃをマスク番でして形成する。ｐ散拡散ｊｌ−フ
４．８とコンタクトをとるための高仁、農度ｐ型拡散１
９を形成する時には、ｐ型拡散層４，８の周囲に設ける
多浩晶シリコンのフィールド・プレートと多結晶シリコ
ン・ダイオード・のアノードの不純物ドーピング（７Ａ
）も同時に行々う。また。
ート７Ｃをマスク番でして形成する。ｐ散拡散ｊｌ−フ
４．８とコンタクトをとるための高仁、農度ｐ型拡散１
９を形成する時には、ｐ型拡散層４，８の周囲に設ける
多浩晶シリコンのフィールド・プレートと多結晶シリコ
ン・ダイオード・のアノードの不純物ドーピング（７Ａ
）も同時に行々う。また。
ＭＯＳＦＥＴ のソースはゲートａｃｋマスクにして形
成するが、このｎ−Ｍ拡散層１０を形成する時に、多結
晶シリコン・ダイオードのカソードの不純物ドーピング
（７Ｂ）も同時に行なう。最後に、電極１１を形成し、
この時に拡散層とフィールド・プレートの接続を行なう
。
成するが、このｎ−Ｍ拡散層１０を形成する時に、多結
晶シリコン・ダイオードのカソードの不純物ドーピング
（７Ｂ）も同時に行なう。最後に、電極１１を形成し、
この時に拡散層とフィールド・プレートの接続を行なう
。
本実施例によれば、高耐圧化のために用いるフィールド
・プレート部にダイオードを内１ｇｌできるため、回路
の高集積化が可能であるという効果がある。また、内蔵
化されるダイオードは、多結晶シリコンでできているた
め、基板１に対する耐圧も高くとれ、かつ浮遊容量も小
さいという利点もある。
・プレート部にダイオードを内１ｇｌできるため、回路
の高集積化が可能であるという効果がある。また、内蔵
化されるダイオードは、多結晶シリコンでできているた
め、基板１に対する耐圧も高くとれ、かつ浮遊容量も小
さいという利点もある。
第３図に、前記本発明の第１の実施例を適用させた場合
、有効な回路を示す。本回路は、５Ｍ程度の低・毬圧７
江源回路からの入力Ｖｚｓに応じ、１５０ｖ８度以上の
高ｄ圧出力Ｖｏｃｒを出す回路である。
、有効な回路を示す。本回路は、５Ｍ程度の低・毬圧７
江源回路からの入力Ｖｚｓに応じ、１５０ｖ８度以上の
高ｄ圧出力Ｖｏｃｒを出す回路である。
従来、ダイオードＤ１としては、６：形ｎｐｎ）ランジ
スタのエミッタをカソードとし、ベースとコレクタを接
続してアノードとした素子が用いられていた。しかし、
このダイオードは、アノード・カソード間には２０ Ｖ
種明以下のな泣しかかけないが、ＭＯ８ＦＥ’ｌ’：
＼■１のドレインンｕ位の変化に洋い、で、高くなる。
スタのエミッタをカソードとし、ベースとコレクタを接
続してアノードとした素子が用いられていた。しかし、
このダイオードは、アノード・カソード間には２０ Ｖ
種明以下のな泣しかかけないが、ＭＯ８ＦＥ’ｌ’：
＼■１のドレインンｕ位の変化に洋い、で、高くなる。
このため、このダイオードのＧＮＤ（基板１）に対する
耐圧は、高耐圧素子（、’ｖｉ １ 。
耐圧は、高耐圧素子（、’ｖｉ １ 。
〜１２）と同僚に高くする必要があり、また、素子面積
も大きくなる。前記、本発明の第１の実施例を第３図の
ＭＯＳＦＥＴ（Ｍｌ）とダイオード（Ｄｌ）に適用させ
ると、ＤＩの基板に対する・耐圧は十分高くとれ、また
、Ｄｌの占有面積は実亘的にはゼｏＫｆｘる。また、ダ
イオードとアノード・カソード間耐圧全２０Ｖ程度以下
にすることにより１Ｍ １のドレイン拡散層用フィール
ド・プレート内の電位分布１２０Ｖ以下にできるため、
本来のフッイールド・プレートとしての動きも十分維持
できる。
も大きくなる。前記、本発明の第１の実施例を第３図の
ＭＯＳＦＥＴ（Ｍｌ）とダイオード（Ｄｌ）に適用させ
ると、ＤＩの基板に対する・耐圧は十分高くとれ、また
、Ｄｌの占有面積は実亘的にはゼｏＫｆｘる。また、ダ
イオードとアノード・カソード間耐圧全２０Ｖ程度以下
にすることにより１Ｍ １のドレイン拡散層用フィール
ド・プレート内の電位分布１２０Ｖ以下にできるため、
本来のフッイールド・プレートとしての動きも十分維持
できる。
第４図に１本発明の第２の実施例の脣ｑ造）析面図？示
す。本実施例では、ｐ型数散層８用のフィールド・プレ
ート内に、ダイオードのアノード７八とカソード７Ｂ７
形成している。不実施例）寸、第３図の＼１０８ＰＥＴ
（入１２）とダイオード（Ｄｌ）に適用できる。この効
果は１ｇｉ記第１の実施列の場合鼾露］１〕である８ 帛５図に不発明の第３の実施例の構造断面図を示し、第
６図に、その平面図を示す９本実施例では高、耐圧ｎｐ
ｎ ）ランジスタのコレクタ拡散層５のフィールド・プ
レート内Ｋｐｎｐ）ランジスタを形成している。本実確
聞の、ｊ！！遣方法は、第１の実施ψ１ｊの場合とほぼ
同じであるが、多結晶シリコンｐｎｐ）ランジスタのペ
ース７Ｄは、多帖晶シリコン（７Ａ、７Ｂ、７Ｄ）をデ
ポジションし、パターンニ／グ後、レジストをマスつて
した、リン等のｎ型不純物のイオン打込みにより形成す
る。
す。本実施例では、ｐ型数散層８用のフィールド・プレ
ート内に、ダイオードのアノード７八とカソード７Ｂ７
形成している。不実施例）寸、第３図の＼１０８ＰＥＴ
（入１２）とダイオード（Ｄｌ）に適用できる。この効
果は１ｇｉ記第１の実施列の場合鼾露］１〕である８ 帛５図に不発明の第３の実施例の構造断面図を示し、第
６図に、その平面図を示す９本実施例では高、耐圧ｎｐ
ｎ ）ランジスタのコレクタ拡散層５のフィールド・プ
レート内Ｋｐｎｐ）ランジスタを形成している。本実確
聞の、ｊ！！遣方法は、第１の実施ψ１ｊの場合とほぼ
同じであるが、多結晶シリコンｐｎｐ）ランジスタのペ
ース７Ｄは、多帖晶シリコン（７Ａ、７Ｂ、７Ｄ）をデ
ポジションし、パターンニ／グ後、レジストをマスつて
した、リン等のｎ型不純物のイオン打込みにより形成す
る。
まだ、本実施例では、ｎ型拡散層９は高耐圧ｎ ｐ １
１トランジスタのペースとなっている。
１トランジスタのペースとなっている。
第７図て本発明の前記第３の実施例を適用するのに有効
な回路を示す。この回路の動作は、第３図の回路と同様
である。ここで、トランジスタＱ３のエミッタ・ペース
間やペース・エミッタ間の耐圧は１層程度以上あれば十
分であるが、Ｇ’！Ｄに対する耐圧はｂＶＤＤ以上必要
である。第５図に示し之Ｑ１？’１４５図のｎｐｎトラ
ンジスタを用いＱ４に多結晶シリコントランジスタを用
いることによりＱ４の占有面、漬全実効的にゼロにでき
、また・Ｑｌのコレクタのフィールド・プレート内の１
よ７分布ばＩＶ程要以下である之めΩｐｎトランジスタ
Ｑ１のコレクタ部に用１ハられるフィールド・プレート
の本来の」のきはそこなわれない。
な回路を示す。この回路の動作は、第３図の回路と同様
である。ここで、トランジスタＱ３のエミッタ・ペース
間やペース・エミッタ間の耐圧は１層程度以上あれば十
分であるが、Ｇ’！Ｄに対する耐圧はｂＶＤＤ以上必要
である。第５図に示し之Ｑ１？’１４５図のｎｐｎトラ
ンジスタを用いＱ４に多結晶シリコントランジスタを用
いることによりＱ４の占有面、漬全実効的にゼロにでき
、また・Ｑｌのコレクタのフィールド・プレート内の１
よ７分布ばＩＶ程要以下である之めΩｐｎトランジスタ
Ｑ１のコレクタ部に用１ハられるフィールド・プレート
の本来の」のきはそこなわれない。
本発明によれば、高渠債化が可能となり、耐圧が低下す
ることも無い。
ることも無い。
また、本発明で実現する多結晶夕°イオードや多結晶ト
ランジスタは、多４舌晶シリコンデボ後にレーザーアニ
ール等の方法により単結晶化することによシ、リーク社
流が小さい油相の良い素子に改士し使用することも可能
である。また本発明の実施例では↑黄型の多−結晶シリ
コンダイオードを形成したが、縦型の多結晶シリコンダ
イオードを用いることも可能である。
ランジスタは、多４舌晶シリコンデボ後にレーザーアニ
ール等の方法により単結晶化することによシ、リーク社
流が小さい油相の良い素子に改士し使用することも可能
である。また本発明の実施例では↑黄型の多−結晶シリ
コンダイオードを形成したが、縦型の多結晶シリコンダ
イオードを用いることも可能である。
第２図は本発明の第一の実施例の構造平面図、第１図は
第２図のＩ−Ｉ線断面図、第３図は第一の実施例を適用
した場付に有効な回路図、第４図は本発明の第二の実施
例の構造断面図、第６図は本発明の第三の実施例の構造
平面図、第５図は第６図のｌｌ−４線断面図、第７図は
第三の実施例を適用した場合に有効な回路図である。 １・・・ｐ型基板、２・・ｎ型埋込１層、３・・・ｎ型
エピタキシャル層、４・・・ｎ型拡散層、５・・・ｎ型
拡散層。 ６・・・酸化ｄ、７Ａ・・・ｐ型多結晶シリコンまたは
ｎ型単結晶シリコン、７Ｂ・・・ｎ型多結晶シリコンま
たはｎ型単結晶シリコン、７Ｃ・・・ｎ型多結晶シリコ
ンゲートまたはｎ型単結晶シリコンゲート。 ７Ｄ・・・ｎ型多結晶シリコンまたはｎ型単結晶シリコ
ン、８・・・ｎ型拡散層、９・・・ｎ型拡散層、１０・
・・ｎ型拡散層、１１・・・電極。
第２図のＩ−Ｉ線断面図、第３図は第一の実施例を適用
した場付に有効な回路図、第４図は本発明の第二の実施
例の構造断面図、第６図は本発明の第三の実施例の構造
平面図、第５図は第６図のｌｌ−４線断面図、第７図は
第三の実施例を適用した場合に有効な回路図である。 １・・・ｐ型基板、２・・ｎ型埋込１層、３・・・ｎ型
エピタキシャル層、４・・・ｎ型拡散層、５・・・ｎ型
拡散層。 ６・・・酸化ｄ、７Ａ・・・ｐ型多結晶シリコンまたは
ｎ型単結晶シリコン、７Ｂ・・・ｎ型多結晶シリコンま
たはｎ型単結晶シリコン、７Ｃ・・・ｎ型多結晶シリコ
ンゲートまたはｎ型単結晶シリコンゲート。 ７Ｄ・・・ｎ型多結晶シリコンまたはｎ型単結晶シリコ
ン、８・・・ｎ型拡散層、９・・・ｎ型拡散層、１０・
・・ｎ型拡散層、１１・・・電極。
Claims (1)
- １、多結晶シリコン層または単結晶化したシリコンン層
に、ｐ型とｎ型の両方の不純物をドープすることにより
、このシリコン層をフィールド・プレートまたは電極と
して使用するのみならず、ダイオードまたはトランジス
タとしても使用することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207861A JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207861A JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364365A true JPS6364365A (ja) | 1988-03-22 |
Family
ID=16546753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207861A Pending JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364365A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
| JPH02254757A (ja) * | 1989-03-28 | 1990-10-15 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔを備えた半導体装置 |
| US4966858A (en) * | 1989-11-02 | 1990-10-30 | Motorola, Inc. | Method of fabricating a lateral semiconductor structure including field plates for self-alignment |
| KR100710433B1 (ko) | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1986
- 1986-09-05 JP JP61207861A patent/JPS6364365A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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