JPS6364365A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6364365A JPS6364365A JP61207861A JP20786186A JPS6364365A JP S6364365 A JPS6364365 A JP S6364365A JP 61207861 A JP61207861 A JP 61207861A JP 20786186 A JP20786186 A JP 20786186A JP S6364365 A JPS6364365 A JP S6364365A
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- Japan
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- polycrystalline silicon
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコン層をフィールド・プレートまたは電
極として使用する高11圧半導体素子に係り、特に、高
集積化に好適な高耐圧牛導体装置に関する。
極として使用する高11圧半導体素子に係り、特に、高
集積化に好適な高耐圧牛導体装置に関する。
フィールド・プレートは、アイ・イー・イー・イー、ト
ランザクション オン エレクトロン第1098頁から
第1100頁(IEEE、 Trans。
ランザクション オン エレクトロン第1098頁から
第1100頁(IEEE、 Trans。
ELECTBON DEVICE8 VOL、
ED 26. Ii7 ((1979)pp1098
−1100.)に記載されているように、拡散層の表面
でのプレークダウンヲ保護する働きがある。しかし、従
来のフィールド・プレートは拡散層耐圧保護のみに使用
されており、他の目的で使用することは考えられていな
かった。
ED 26. Ii7 ((1979)pp1098
−1100.)に記載されているように、拡散層の表面
でのプレークダウンヲ保護する働きがある。しかし、従
来のフィールド・プレートは拡散層耐圧保護のみに使用
されており、他の目的で使用することは考えられていな
かった。
高討圧素子は、耐圧確保のための空乏;りの伸び分のス
ペースをとる必要があり、低耐圧米子に比べ、本質的に
素子サイズは大きくなるという問題がある。
ペースをとる必要があり、低耐圧米子に比べ、本質的に
素子サイズは大きくなるという問題がある。
本発明の目的は、高耐圧集積回路において、高耐圧素子
のフィールドプレート領域または引出し用の’t &に
ダイオードまたはトランジスタを内、浅化させることに
より1回路の高集積化を行なうことにある。
のフィールドプレート領域または引出し用の’t &に
ダイオードまたはトランジスタを内、浅化させることに
より1回路の高集積化を行なうことにある。
上記目的は、フィールド・プレートまた;−ハヱ柩とし
て多結晶シリコンまたに単結晶fkシたシリコ/を用い
、これに、pi賃とn型の両方の不司物をドーピングし
、ダイオードまたはトランジスタとすることにより達成
される。
て多結晶シリコンまたに単結晶fkシたシリコ/を用い
、これに、pi賃とn型の両方の不司物をドーピングし
、ダイオードまたはトランジスタとすることにより達成
される。
多結晶シリコンまたは単、拮晶化したシリコンのフィー
ルド・プレート内て設けたダイオード及びトランジスタ
(・ま、ぶ予肉て印加されるα圧が小さい場合、フィー
ルド・プレートの本来のG ’41Jである拡散茜寸圧
保護効果全極端に劣化させることはない。また、内蔵化
されるダイオードまたはトランジスタの基板に対する。
ルド・プレート内て設けたダイオード及びトランジスタ
(・ま、ぶ予肉て印加されるα圧が小さい場合、フィー
ルド・プレートの本来のG ’41Jである拡散茜寸圧
保護効果全極端に劣化させることはない。また、内蔵化
されるダイオードまたはトランジスタの基板に対する。
耐圧も高くできる。
以下、本発明の一実施例を第1図の断面図と第2図の平
面図により説明する。本実5.六例では、高:耐圧縦型
MO8FETのドレインンて設けた多結晶シリコンのフ
ィールド・プレートにp型不純吻ドープ領域7人とn型
不純物ドープ領域7B全形成し、多結晶シリコンダイオ
ードを内蔵させている。本構造は、以下に述べる通常の
高、耐圧、樅形N工○5FETの製造法により実現でさ
る。
面図により説明する。本実5.六例では、高:耐圧縦型
MO8FETのドレインンて設けた多結晶シリコンのフ
ィールド・プレートにp型不純吻ドープ領域7人とn型
不純物ドープ領域7B全形成し、多結晶シリコンダイオ
ードを内蔵させている。本構造は、以下に述べる通常の
高、耐圧、樅形N工○5FETの製造法により実現でさ
る。
まず、p型基板lに、ドレインの抵抗低減用の高J度n
型埋込層2を形成後、n型エビタキ/ヤル7層3を成長
させる。素子分、雌用p型抵抗■4とドレイン低抗低減
用n型拡散「−5全形成した後。
型埋込層2を形成後、n型エビタキ/ヤル7層3を成長
させる。素子分、雌用p型抵抗■4とドレイン低抗低減
用n型拡散「−5全形成した後。
ゲート部等の酸化膜を除去し、約1000A程度のゲー
ト雲化嘆を新たに形成し、多結晶シリコン7A、7B、
7C全デポする。次に、ゲート及びフィールド・プレー
トのパターンニングをレジストをマスクにして、エツチ
ングで行iい、その後。
ト雲化嘆を新たに形成し、多結晶シリコン7A、7B、
7C全デポする。次に、ゲート及びフィールド・プレー
トのパターンニングをレジストをマスクにして、エツチ
ングで行iい、その後。
MOSFETのチャネル領域となるp型拡散層8を、ゲ
ート7Cをマスク番でして形成する。p散拡散jl−フ
4.8とコンタクトをとるための高仁、農度p型拡散1
9を形成する時には、p型拡散層4,8の周囲に設ける
多浩晶シリコンのフィールド・プレートと多結晶シリコ
ン・ダイオード・のアノードの不純物ドーピング(7A
)も同時に行々う。また。
ート7Cをマスク番でして形成する。p散拡散jl−フ
4.8とコンタクトをとるための高仁、農度p型拡散1
9を形成する時には、p型拡散層4,8の周囲に設ける
多浩晶シリコンのフィールド・プレートと多結晶シリコ
ン・ダイオード・のアノードの不純物ドーピング(7A
)も同時に行々う。また。
MOSFET のソースはゲートackマスクにして形
成するが、このn−M拡散層10を形成する時に、多結
晶シリコン・ダイオードのカソードの不純物ドーピング
(7B)も同時に行なう。最後に、電極11を形成し、
この時に拡散層とフィールド・プレートの接続を行なう
。
成するが、このn−M拡散層10を形成する時に、多結
晶シリコン・ダイオードのカソードの不純物ドーピング
(7B)も同時に行なう。最後に、電極11を形成し、
この時に拡散層とフィールド・プレートの接続を行なう
。
本実施例によれば、高耐圧化のために用いるフィールド
・プレート部にダイオードを内1glできるため、回路
の高集積化が可能であるという効果がある。また、内蔵
化されるダイオードは、多結晶シリコンでできているた
め、基板1に対する耐圧も高くとれ、かつ浮遊容量も小
さいという利点もある。
・プレート部にダイオードを内1glできるため、回路
の高集積化が可能であるという効果がある。また、内蔵
化されるダイオードは、多結晶シリコンでできているた
め、基板1に対する耐圧も高くとれ、かつ浮遊容量も小
さいという利点もある。
第3図に、前記本発明の第1の実施例を適用させた場合
、有効な回路を示す。本回路は、5M程度の低・毬圧7
江源回路からの入力Vzsに応じ、150v8度以上の
高d圧出力Vocrを出す回路である。
、有効な回路を示す。本回路は、5M程度の低・毬圧7
江源回路からの入力Vzsに応じ、150v8度以上の
高d圧出力Vocrを出す回路である。
従来、ダイオードD1としては、6:形npn)ランジ
スタのエミッタをカソードとし、ベースとコレクタを接
続してアノードとした素子が用いられていた。しかし、
このダイオードは、アノード・カソード間には20 V
種明以下のな泣しかかけないが、MO8FE’l’:
\■1のドレインンu位の変化に洋い、で、高くなる。
スタのエミッタをカソードとし、ベースとコレクタを接
続してアノードとした素子が用いられていた。しかし、
このダイオードは、アノード・カソード間には20 V
種明以下のな泣しかかけないが、MO8FE’l’:
\■1のドレインンu位の変化に洋い、で、高くなる。
このため、このダイオードのGND(基板1)に対する
耐圧は、高耐圧素子(、’vi 1 。
耐圧は、高耐圧素子(、’vi 1 。
〜12)と同僚に高くする必要があり、また、素子面積
も大きくなる。前記、本発明の第1の実施例を第3図の
MOSFET(Ml)とダイオード(Dl)に適用させ
ると、DIの基板に対する・耐圧は十分高くとれ、また
、Dlの占有面積は実亘的にはゼoKfxる。また、ダ
イオードとアノード・カソード間耐圧全20V程度以下
にすることにより1M 1のドレイン拡散層用フィール
ド・プレート内の電位分布120V以下にできるため、
本来のフッイールド・プレートとしての動きも十分維持
できる。
も大きくなる。前記、本発明の第1の実施例を第3図の
MOSFET(Ml)とダイオード(Dl)に適用させ
ると、DIの基板に対する・耐圧は十分高くとれ、また
、Dlの占有面積は実亘的にはゼoKfxる。また、ダ
イオードとアノード・カソード間耐圧全20V程度以下
にすることにより1M 1のドレイン拡散層用フィール
ド・プレート内の電位分布120V以下にできるため、
本来のフッイールド・プレートとしての動きも十分維持
できる。
第4図に1本発明の第2の実施例の脣q造)析面図?示
す。本実施例では、p型数散層8用のフィールド・プレ
ート内に、ダイオードのアノード7八とカソード7B7
形成している。不実施例)寸、第3図の\108PET
(入12)とダイオード(Dl)に適用できる。この効
果は1gi記第1の実施列の場合鼾露]1〕である8 帛5図に不発明の第3の実施例の構造断面図を示し、第
6図に、その平面図を示す9本実施例では高、耐圧np
n )ランジスタのコレクタ拡散層5のフィールド・プ
レート内Kpnp)ランジスタを形成している。本実確
聞の、j!!遣方法は、第1の実施ψ1jの場合とほぼ
同じであるが、多結晶シリコンpnp)ランジスタのペ
ース7Dは、多帖晶シリコン(7A、7B、7D)をデ
ポジションし、パターンニ/グ後、レジストをマスつて
した、リン等のn型不純物のイオン打込みにより形成す
る。
す。本実施例では、p型数散層8用のフィールド・プレ
ート内に、ダイオードのアノード7八とカソード7B7
形成している。不実施例)寸、第3図の\108PET
(入12)とダイオード(Dl)に適用できる。この効
果は1gi記第1の実施列の場合鼾露]1〕である8 帛5図に不発明の第3の実施例の構造断面図を示し、第
6図に、その平面図を示す9本実施例では高、耐圧np
n )ランジスタのコレクタ拡散層5のフィールド・プ
レート内Kpnp)ランジスタを形成している。本実確
聞の、j!!遣方法は、第1の実施ψ1jの場合とほぼ
同じであるが、多結晶シリコンpnp)ランジスタのペ
ース7Dは、多帖晶シリコン(7A、7B、7D)をデ
ポジションし、パターンニ/グ後、レジストをマスつて
した、リン等のn型不純物のイオン打込みにより形成す
る。
まだ、本実施例では、n型拡散層9は高耐圧n p 1
1トランジスタのペースとなっている。
1トランジスタのペースとなっている。
第7図て本発明の前記第3の実施例を適用するのに有効
な回路を示す。この回路の動作は、第3図の回路と同様
である。ここで、トランジスタQ3のエミッタ・ペース
間やペース・エミッタ間の耐圧は1層程度以上あれば十
分であるが、G’!Dに対する耐圧はbVDD以上必要
である。第5図に示し之Q1?’145図のnpnトラ
ンジスタを用いQ4に多結晶シリコントランジスタを用
いることによりQ4の占有面、漬全実効的にゼロにでき
、また・Qlのコレクタのフィールド・プレート内の1
よ7分布ばIV程要以下である之めΩpnトランジスタ
Q1のコレクタ部に用1ハられるフィールド・プレート
の本来の」のきはそこなわれない。
な回路を示す。この回路の動作は、第3図の回路と同様
である。ここで、トランジスタQ3のエミッタ・ペース
間やペース・エミッタ間の耐圧は1層程度以上あれば十
分であるが、G’!Dに対する耐圧はbVDD以上必要
である。第5図に示し之Q1?’145図のnpnトラ
ンジスタを用いQ4に多結晶シリコントランジスタを用
いることによりQ4の占有面、漬全実効的にゼロにでき
、また・Qlのコレクタのフィールド・プレート内の1
よ7分布ばIV程要以下である之めΩpnトランジスタ
Q1のコレクタ部に用1ハられるフィールド・プレート
の本来の」のきはそこなわれない。
本発明によれば、高渠債化が可能となり、耐圧が低下す
ることも無い。
ることも無い。
また、本発明で実現する多結晶夕°イオードや多結晶ト
ランジスタは、多4舌晶シリコンデボ後にレーザーアニ
ール等の方法により単結晶化することによシ、リーク社
流が小さい油相の良い素子に改士し使用することも可能
である。また本発明の実施例では↑黄型の多−結晶シリ
コンダイオードを形成したが、縦型の多結晶シリコンダ
イオードを用いることも可能である。
ランジスタは、多4舌晶シリコンデボ後にレーザーアニ
ール等の方法により単結晶化することによシ、リーク社
流が小さい油相の良い素子に改士し使用することも可能
である。また本発明の実施例では↑黄型の多−結晶シリ
コンダイオードを形成したが、縦型の多結晶シリコンダ
イオードを用いることも可能である。
第2図は本発明の第一の実施例の構造平面図、第1図は
第2図のI−I線断面図、第3図は第一の実施例を適用
した場付に有効な回路図、第4図は本発明の第二の実施
例の構造断面図、第6図は本発明の第三の実施例の構造
平面図、第5図は第6図のll−4線断面図、第7図は
第三の実施例を適用した場合に有効な回路図である。 1・・・p型基板、2・・n型埋込1層、3・・・n型
エピタキシャル層、4・・・n型拡散層、5・・・n型
拡散層。 6・・・酸化d、7A・・・p型多結晶シリコンまたは
n型単結晶シリコン、7B・・・n型多結晶シリコンま
たはn型単結晶シリコン、7C・・・n型多結晶シリコ
ンゲートまたはn型単結晶シリコンゲート。 7D・・・n型多結晶シリコンまたはn型単結晶シリコ
ン、8・・・n型拡散層、9・・・n型拡散層、10・
・・n型拡散層、11・・・電極。
第2図のI−I線断面図、第3図は第一の実施例を適用
した場付に有効な回路図、第4図は本発明の第二の実施
例の構造断面図、第6図は本発明の第三の実施例の構造
平面図、第5図は第6図のll−4線断面図、第7図は
第三の実施例を適用した場合に有効な回路図である。 1・・・p型基板、2・・n型埋込1層、3・・・n型
エピタキシャル層、4・・・n型拡散層、5・・・n型
拡散層。 6・・・酸化d、7A・・・p型多結晶シリコンまたは
n型単結晶シリコン、7B・・・n型多結晶シリコンま
たはn型単結晶シリコン、7C・・・n型多結晶シリコ
ンゲートまたはn型単結晶シリコンゲート。 7D・・・n型多結晶シリコンまたはn型単結晶シリコ
ン、8・・・n型拡散層、9・・・n型拡散層、10・
・・n型拡散層、11・・・電極。
Claims (1)
- 1、多結晶シリコン層または単結晶化したシリコンン層
に、p型とn型の両方の不純物をドープすることにより
、このシリコン層をフィールド・プレートまたは電極と
して使用するのみならず、ダイオードまたはトランジス
タとしても使用することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61207861A JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61207861A JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6364365A true JPS6364365A (ja) | 1988-03-22 |
Family
ID=16546753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61207861A Pending JPS6364365A (ja) | 1986-09-05 | 1986-09-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6364365A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
JPH02254757A (ja) * | 1989-03-28 | 1990-10-15 | Fuji Electric Co Ltd | 伝導度変調型mosfetを備えた半導体装置 |
US4966858A (en) * | 1989-11-02 | 1990-10-30 | Motorola, Inc. | Method of fabricating a lateral semiconductor structure including field plates for self-alignment |
KR100710433B1 (ko) | 2004-03-03 | 2007-04-24 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
-
1986
- 1986-09-05 JP JP61207861A patent/JPS6364365A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0230187A (ja) * | 1988-07-20 | 1990-01-31 | Fuji Electric Co Ltd | 半導体集積回路 |
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