JP3148510B2 - ツェナーダイオード - Google Patents
ツェナーダイオードInfo
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- JP3148510B2 JP3148510B2 JP10364194A JP10364194A JP3148510B2 JP 3148510 B2 JP3148510 B2 JP 3148510B2 JP 10364194 A JP10364194 A JP 10364194A JP 10364194 A JP10364194 A JP 10364194A JP 3148510 B2 JP3148510 B2 JP 3148510B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明はツェナーダイオードに関
するものであり、更に詳しくは、半導体装置を構成する
ツェナーダイオードに関するものである。
するものであり、更に詳しくは、半導体装置を構成する
ツェナーダイオードに関するものである。
【０００２】
【従来の技術】半導体装置を構成するツェナーダイオー
ドには、半導体基板の表面領域で起こるツェナー降伏の
影響によって、降伏電圧の初期ドリフトやノイズが発生
するといった問題がある。これを改善するものとして、
結晶内部(バルク)でツェナー降伏を起こさせる、いわゆ
るバルクツェナーダイオードが、特開昭５９−１１７１
７４号等で提案されている。このバルクツェナーダイオ
ードの構造を、図５及び図６に示す。
ドには、半導体基板の表面領域で起こるツェナー降伏の
影響によって、降伏電圧の初期ドリフトやノイズが発生
するといった問題がある。これを改善するものとして、
結晶内部(バルク)でツェナー降伏を起こさせる、いわゆ
るバルクツェナーダイオードが、特開昭５９−１１７１
７４号等で提案されている。このバルクツェナーダイオ
ードの構造を、図５及び図６に示す。
【０００３】図５及び図６(図５のＣ−Ｃ線断面図)に示
すバルクツェナーダイオードは、以下のようにして製造
される。まず、図６に示すように、ｐ-型の半導体基板
７の所定の位置に、ｎ+型の埋込領域９を形成するため
の拡散層を設ける。そして、半導体基板７の全面にｎ-
型のエピタキシャル層５を成長させた後、埋込領域９を
囲むようにｐ+型の分離領域８を形成することによって
島領域６を形成する。この島領域６に、所定の拡散深さ
でｐ++型のアノード領域１０を形成する。そして、アノ
ード領域１０を覆うように広くｐ+型のアノード取出し
領域２を形成し、さらに、アノード取出し領域２より狭
く浅いｎ++型のカソード領域１を、アノード領域１０に
覆いかぶせるように形成する。最後に、カソード領域１
に接続するカソードコンタクト１２と，アノード取出し
領域２に接続するアノードコンタクト１３とを形成す
る。なお、３は酸化膜を示す。
すバルクツェナーダイオードは、以下のようにして製造
される。まず、図６に示すように、ｐ-型の半導体基板
７の所定の位置に、ｎ+型の埋込領域９を形成するため
の拡散層を設ける。そして、半導体基板７の全面にｎ-
型のエピタキシャル層５を成長させた後、埋込領域９を
囲むようにｐ+型の分離領域８を形成することによって
島領域６を形成する。この島領域６に、所定の拡散深さ
でｐ++型のアノード領域１０を形成する。そして、アノ
ード領域１０を覆うように広くｐ+型のアノード取出し
領域２を形成し、さらに、アノード取出し領域２より狭
く浅いｎ++型のカソード領域１を、アノード領域１０に
覆いかぶせるように形成する。最後に、カソード領域１
に接続するカソードコンタクト１２と，アノード取出し
領域２に接続するアノードコンタクト１３とを形成す
る。なお、３は酸化膜を示す。
【０００４】このような構造を有するツェナーダイオー
ドでは、カソード領域１とアノード領域１０との(バル
クに位置する)界面１１でツェナー降伏が起こるため、
表面領域の影響を受けにくくなる。その結果、降伏電圧
の初期ドリフトやノイズの発生が低く抑えられる。
ドでは、カソード領域１とアノード領域１０との(バル
クに位置する)界面１１でツェナー降伏が起こるため、
表面領域の影響を受けにくくなる。その結果、降伏電圧
の初期ドリフトやノイズの発生が低く抑えられる。
【０００５】
【発明が解決しようとする課題】しかし、この構造では
(図５，図６)、界面１１からアノードコンタクト１３ま
での直列抵抗が大きいため、動作抵抗が非常に大きく、
さらに、大電流域では表面領域で降伏が起こることによ
り、降伏電圧の初期ドリフトやノイズに関する上記特性
が失われることになる。
(図５，図６)、界面１１からアノードコンタクト１３ま
での直列抵抗が大きいため、動作抵抗が非常に大きく、
さらに、大電流域では表面領域で降伏が起こることによ
り、降伏電圧の初期ドリフトやノイズに関する上記特性
が失われることになる。
【０００６】本発明はこのような点に鑑みてなされたも
のであって、動作抵抗が小さく、比較的大電流域におい
ても降伏電圧の初期ドリフトやノイズが発生しないツェ
ナーダイオードを提供することを目的とする。
のであって、動作抵抗が小さく、比較的大電流域におい
ても降伏電圧の初期ドリフトやノイズが発生しないツェ
ナーダイオードを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
本発明に係るツェナーダイオードは、半導体基板に形成
された、該半導体基板と反対導電型の島領域と、該島領
域内に形成された、島領域と反対導電型の第１領域と、
該第１領域と同一導電型であって、第１領域よりも広い
範囲で浅く且つ第１領域と連続するように形成された第
１領域のための取出し領域と、前記第１領域と反対導電
型であって、前記取出し領域よりも狭い範囲で浅く形成
され、かつ、前記第１領域との界面がバルクに位置する
ように形成された第２領域と、前記取出し領域と接続す
るように設けられた第１コンタクトと、前記第２領域と
接続するように設けられた第２コンタクトと、を備えた
ツェナーダイオードにおいて、前記第１コンタクトは、
前記第２領域から一定間隔をあけて第２領域を取り巻く
ように設けられていることを特徴とする。
本発明に係るツェナーダイオードは、半導体基板に形成
された、該半導体基板と反対導電型の島領域と、該島領
域内に形成された、島領域と反対導電型の第１領域と、
該第１領域と同一導電型であって、第１領域よりも広い
範囲で浅く且つ第１領域と連続するように形成された第
１領域のための取出し領域と、前記第１領域と反対導電
型であって、前記取出し領域よりも狭い範囲で浅く形成
され、かつ、前記第１領域との界面がバルクに位置する
ように形成された第２領域と、前記取出し領域と接続す
るように設けられた第１コンタクトと、前記第２領域と
接続するように設けられた第２コンタクトと、を備えた
ツェナーダイオードにおいて、前記第１コンタクトは、
前記第２領域から一定間隔をあけて第２領域を取り巻く
ように設けられていることを特徴とする。
【０００８】前記第１コンタクトは、一部に切欠きを有
し、前記第２領域から一定間隔をあけて取り巻くように
設けられた構成であってもよい。
し、前記第２領域から一定間隔をあけて取り巻くように
設けられた構成であってもよい。
【０００９】
【作用】このような構成によると、第１領域のための取
出し領域に接続している第１コンタクトが、第２領域か
ら一定間隔をあけて取り巻くように設けられているた
め、第１領域と第２領域との界面から第１コンタクトま
での直列抵抗は小さい。そのため、動作抵抗は低減さ
れ、大電流域でも表面領域での降伏が起こりにくい。
出し領域に接続している第１コンタクトが、第２領域か
ら一定間隔をあけて取り巻くように設けられているた
め、第１領域と第２領域との界面から第１コンタクトま
での直列抵抗は小さい。そのため、動作抵抗は低減さ
れ、大電流域でも表面領域での降伏が起こりにくい。
【００１０】前記第１コンタクトの一部に切欠きを設け
ると、その切欠きを通して第２コンタクトと他の回路と
の接続が可能となる。
ると、その切欠きを通して第２コンタクトと他の回路と
の接続が可能となる。
【００１１】
【実施例】以下、本発明の実施例に係るツェナーダイオ
ードを、図面に基づいて説明する。尚、前記従来例(図
５及び図６)と同一の部分や相当部分、実施例間での同
一部分や相当部分には、同一の符号を付して詳しい説明
を省略する。
ードを、図面に基づいて説明する。尚、前記従来例(図
５及び図６)と同一の部分や相当部分、実施例間での同
一部分や相当部分には、同一の符号を付して詳しい説明
を省略する。
【００１２】第１実施例を図１及び図２に基づいて説明
する。図１及び図２(図１のＡ−Ａ線断面図)に示すバル
クツェナーダイオードは、以下のようにして製造され
る。まず、図２に示すように、ｐ-型の半導体基板７の
所定の位置に、ｎ+型の埋込領域９を形成するための拡
散層を設ける。そして、半導体基板７の全面にｎ-型の
第１エピタキシャル層５ａを成長させた後、埋込領域９
を囲むようにｐ+型の分離領域８を形成することによっ
て、島領域(ｎ-型)６を形成する。次に、第１エピタキ
シャル層５ａの所定の位置に、ｐ++型のアノード領域１
０を形成するためのアノード層を埋め込む。そして、全
面にｎ-型の第２エピタキシャル層５ｂを成長させる。
する。図１及び図２(図１のＡ−Ａ線断面図)に示すバル
クツェナーダイオードは、以下のようにして製造され
る。まず、図２に示すように、ｐ-型の半導体基板７の
所定の位置に、ｎ+型の埋込領域９を形成するための拡
散層を設ける。そして、半導体基板７の全面にｎ-型の
第１エピタキシャル層５ａを成長させた後、埋込領域９
を囲むようにｐ+型の分離領域８を形成することによっ
て、島領域(ｎ-型)６を形成する。次に、第１エピタキ
シャル層５ａの所定の位置に、ｐ++型のアノード領域１
０を形成するためのアノード層を埋め込む。そして、全
面にｎ-型の第２エピタキシャル層５ｂを成長させる。
【００１３】島領域６の表面に、アノード領域１０のた
めのｐ+型のアノード取出し領域２を、アノード領域１
０よりも広い範囲で浅く形成する。このアノード取出し
領域２の内側に、ｎ++型のカソード領域１をアノード領
域１０に覆いかぶせるように形成する。このとき、カソ
ード領域１を、アノード取出し領域２よりも狭い範囲で
浅く、かつ、アノード領域１０との界面１１がバルクに
位置するように形成する。
めのｐ+型のアノード取出し領域２を、アノード領域１
０よりも広い範囲で浅く形成する。このアノード取出し
領域２の内側に、ｎ++型のカソード領域１をアノード領
域１０に覆いかぶせるように形成する。このとき、カソ
ード領域１を、アノード取出し領域２よりも狭い範囲で
浅く、かつ、アノード領域１０との界面１１がバルクに
位置するように形成する。
【００１４】そして、図１に示すように、カソードコン
タクト１２をカソード領域１と接続するように設け、カ
ソード領域１から一定間隔をあけて取り巻くように、カ
ソード領域１を完全に囲むようにして、ロの字形状(図
１)のアノードコンタクト１３Ａをアノード取出し領域
２と接続するように設ける。酸化膜３上の１層の配線構
造では、アノードコンタクト１３Ａとの接触なしにカソ
ードコンタクト１２と他の回路(不図示)との接続はでき
ない。そこで、配線構造を２層化する。つまり、カソー
ドコンタクト１２上に層間膜１４を形成し、層間膜１４
にスルーホールを通して、カソードコンタクト１２と接
続したカソードコンタクト１２ａを形成する。そして、
このカソードコンタクト１２ａで他の回路(不図示)との
接続を行う。
タクト１２をカソード領域１と接続するように設け、カ
ソード領域１から一定間隔をあけて取り巻くように、カ
ソード領域１を完全に囲むようにして、ロの字形状(図
１)のアノードコンタクト１３Ａをアノード取出し領域
２と接続するように設ける。酸化膜３上の１層の配線構
造では、アノードコンタクト１３Ａとの接触なしにカソ
ードコンタクト１２と他の回路(不図示)との接続はでき
ない。そこで、配線構造を２層化する。つまり、カソー
ドコンタクト１２上に層間膜１４を形成し、層間膜１４
にスルーホールを通して、カソードコンタクト１２と接
続したカソードコンタクト１２ａを形成する。そして、
このカソードコンタクト１２ａで他の回路(不図示)との
接続を行う。
【００１５】このようにカソード領域１から一定間隔を
あけて取り巻くようにアノードコンタクト１３Ａを設け
れば、界面１１からアノードコンタクト１３Ａまでの直
列抵抗が小さくなるので、動作抵抗の大幅な低減が可能
である。そして、比較的大電流域でも表面領域での降伏
が起こらないので、降伏電圧の初期ドリフトやノイズの
発生を抑えることができる。図５及び図６に示す従来例
と似た縦構造のバルクツェナーダイオードであるにもか
かわらず、本実施例によれば動作抵抗を従来の約４分の
１にまで低減させることができる。そのため、従来例の
約４倍の大電流を流しても表面領域での降伏は起こら
ず、バルクツェナーダイオード特有の上記利点が確保さ
れる。
あけて取り巻くようにアノードコンタクト１３Ａを設け
れば、界面１１からアノードコンタクト１３Ａまでの直
列抵抗が小さくなるので、動作抵抗の大幅な低減が可能
である。そして、比較的大電流域でも表面領域での降伏
が起こらないので、降伏電圧の初期ドリフトやノイズの
発生を抑えることができる。図５及び図６に示す従来例
と似た縦構造のバルクツェナーダイオードであるにもか
かわらず、本実施例によれば動作抵抗を従来の約４分の
１にまで低減させることができる。そのため、従来例の
約４倍の大電流を流しても表面領域での降伏は起こら
ず、バルクツェナーダイオード特有の上記利点が確保さ
れる。
【００１６】次に、第２実施例を図３及び図４(図３の
Ｂ−Ｂ線断面図)に基づいて説明する。第２実施例のバ
ルクツェナーダイオードは、ロの字形状(図１)の前記ア
ノードコンタクト１３Ａの代わりに、コの字形状(図３)
のアノードコンタクト１３Ｂを備えているほかは、第１
実施例と同様の構成となっている。
Ｂ−Ｂ線断面図)に基づいて説明する。第２実施例のバ
ルクツェナーダイオードは、ロの字形状(図１)の前記ア
ノードコンタクト１３Ａの代わりに、コの字形状(図３)
のアノードコンタクト１３Ｂを備えているほかは、第１
実施例と同様の構成となっている。
【００１７】このアノードコンタクト１３Ｂは、切欠き
１３Ｌの部分を除いて、カソード領域１から一定間隔を
あけて取り巻くように設けられているが、アノードコン
タクト１３Ｂに形成されている切欠き１３Ｌは、カソー
ド領域１との関係から見れば影響のない大きさであるた
め、特性面では第１実施例と第２実施例との違いは殆ど
ない。従って、第１実施例と同様、動作抵抗は小さく、
大電流域においても降伏電圧の初期ドリフトやノイズが
発生することはないという効果が得られる。また、第２
実施例の製造方法も、アノードコンタクト１３Ｂの形成
に関するものを除けば、第１実施例とほぼ同様である。
１３Ｌの部分を除いて、カソード領域１から一定間隔を
あけて取り巻くように設けられているが、アノードコン
タクト１３Ｂに形成されている切欠き１３Ｌは、カソー
ド領域１との関係から見れば影響のない大きさであるた
め、特性面では第１実施例と第２実施例との違いは殆ど
ない。従って、第１実施例と同様、動作抵抗は小さく、
大電流域においても降伏電圧の初期ドリフトやノイズが
発生することはないという効果が得られる。また、第２
実施例の製造方法も、アノードコンタクト１３Ｂの形成
に関するものを除けば、第１実施例とほぼ同様である。
【００１８】図３に示すように一部に切欠き１３Ｌを有
するアノードコンタクト１３Ｂを用いることにより、カ
ソードコンタクト１２から他の回路への接続を、この切
欠き１３Ｌを通した配線により行うことができる。従っ
て、第１実施例のように層間膜１４を設けて２層配線構
造としなくても、コストの安い１層の配線構造とするこ
とができる。
するアノードコンタクト１３Ｂを用いることにより、カ
ソードコンタクト１２から他の回路への接続を、この切
欠き１３Ｌを通した配線により行うことができる。従っ
て、第１実施例のように層間膜１４を設けて２層配線構
造としなくても、コストの安い１層の配線構造とするこ
とができる。
【００１９】第１，第２実施例の構造上の特徴は、主と
して形成するアノードコンタクト１３Ａ，１３Ｂの形状
にあるため、従来の製造方法におけるマスクパターンの
変更のみで、第１，第２実施例を実現することができ
る。従って、従来の製造工程等を変更なしにそのまま採
用することができる。また、第１，第２実施例では、各
領域が角形状(図１，図３)を成しているが、円形状又は
正多角形状にしても特性的には全く問題がないというこ
とは言うまでもない。
して形成するアノードコンタクト１３Ａ，１３Ｂの形状
にあるため、従来の製造方法におけるマスクパターンの
変更のみで、第１，第２実施例を実現することができ
る。従って、従来の製造工程等を変更なしにそのまま採
用することができる。また、第１，第２実施例では、各
領域が角形状(図１，図３)を成しているが、円形状又は
正多角形状にしても特性的には全く問題がないというこ
とは言うまでもない。
【００２０】
【発明の効果】以上説明した通り本発明に係るツェナー
ダイオードによれば、第１領域のための取出し領域に接
続している第１コンタクトを、第２領域から一定間隔を
あけて取り巻くように設けることによって、動作抵抗を
小さくし、比較的大電流域においても降伏電圧の初期ド
リフトやノイズが発生しないようにすることができる。
なお、このツェナーダイオードの構成は、マスクパター
ンの変更のみで実現可能であるため、従来の製造工程等
を変更なしに採用することができる。
ダイオードによれば、第１領域のための取出し領域に接
続している第１コンタクトを、第２領域から一定間隔を
あけて取り巻くように設けることによって、動作抵抗を
小さくし、比較的大電流域においても降伏電圧の初期ド
リフトやノイズが発生しないようにすることができる。
なお、このツェナーダイオードの構成は、マスクパター
ンの変更のみで実現可能であるため、従来の製造工程等
を変更なしに採用することができる。
【００２１】また、第１コンタクトの一部に切欠きを設
けると、配線構造を２層化しなくても、その切欠きを通
して第２コンタクトと他の回路とを接続することができ
るという効果がある。
けると、配線構造を２層化しなくても、その切欠きを通
して第２コンタクトと他の回路とを接続することができ
るという効果がある。
【図１】本発明の第１実施例を示す平面図。
【図２】図１のＡ−Ａ線断面図。
【図３】本発明の第２実施例を示す平面図。
【図４】図３のＢ−Ｂ線断面図。
【図５】従来例を示す平面図。
【図６】図５のＣ−Ｃ線断面図。
【符号の説明】 １ …ｎ++型のカソード領域 ２ …ｐ+型のアノード取出し領域 ７ …ｐ-型の半導体基板 ８ …ｐ+型の分離領域 ９ …ｎ+型の埋込領域 １０ …ｐ++型のアノード領域 １１ …カソード領域とアノード領域との界面 １２ …カソードコンタクト １３Ａ，１３Ｂ …アノードコンタクト １３Ｌ …切欠き １４ …層間膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/866
Claims (5)
- 【請求項１】半導体基板に形成された、該半導体基板と
反対導電型の島領域と、 該島領域内に形成された、島領域と反対導電型の第１領
域と、 該第１領域と同一導電型であって、第１領域よりも広い
範囲で浅く且つ第１領域と連続するように形成された第
１領域のための取出し領域と、 前記第１領域と反対導電型であって、前記取出し領域よ
りも狭い範囲で浅く形成され、かつ、前記第１領域との
界面がバルクに位置するように形成された第２領域と、 前記取出し領域と接続するように設けられた第１コンタ
クトと、 前記第２領域と接続するように設けられた第２コンタク
トと、 を備えたツェナーダイオードにおいて、 前記第１コンタクトは、前記第２領域から一定間隔をあ
けて第２領域を取り巻くように設けられていることを特
徴とするツェナーダイオード。 - 【請求項２】半導体基板に形成された、該半導体基板と
反対導電型の島領域と、 該島領域内に形成された、島領域と反対導電型の第１領
域と、 該第１領域と同一導電型であって、第１領域よりも広い
範囲で浅く且つ第１領域と連続するように形成された第
１領域のための取出し領域と、 前記第１領域と反対導電型であって、前記取出し領域よ
りも狭い範囲で浅く形成され、かつ、前記第１領域との
界面がバルクに位置するように形成された第２領域と、 前記取出し領域と接続するように設けられた第１コンタ
クトと、 前記第２領域と接続するように設けられた第２コンタク
トと、 を備えたツェナーダイオードにおいて、 前記第１コンタクトは、一部に切欠きを有し、前記第２
領域から一定間隔をあけて第２領域を取り巻くように設
けられていることを特徴とするツェナーダイオード。 - 【請求項３】前記ダイオードは前記各領域が角形状に形
成されており、第１コ ンタクトは第２領域の全ての辺を
囲むように設けられていることを特徴とする請求項１ま
たは請求項２に記載のツェナーダイオード。 - 【請求項４】前記ダイオードは前記各領域が円形状に形
成されていることを特徴とする請求項１または請求項２
に記載のツェナーダイオード。 - 【請求項５】第１コンタクトは１つのコンタクトで形成
されていることを特徴とする請求項１〜請求項４のいず
れかに記載のツェナーダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364194A JP3148510B2 (ja) | 1994-05-18 | 1994-05-18 | ツェナーダイオード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10364194A JP3148510B2 (ja) | 1994-05-18 | 1994-05-18 | ツェナーダイオード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312428A JPH07312428A (ja) | 1995-11-28 |
| JP3148510B2 true JP3148510B2 (ja) | 2001-03-19 |
Family
ID=14359399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10364194A Expired - Fee Related JP3148510B2 (ja) | 1994-05-18 | 1994-05-18 | ツェナーダイオード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3148510B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4149109B2 (ja) * | 2000-01-28 | 2008-09-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP5073933B2 (ja) * | 2005-09-27 | 2012-11-14 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
-
1994
- 1994-05-18 JP JP10364194A patent/JP3148510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07312428A (ja) | 1995-11-28 |
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