KR20040086084A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 장치는 제 1 도전성 반도체 기판; 및 반도체 기판의 내부 표면에 근접하여 형성되는 제 1 전극 형성 영역 및 제 2 전극 형성 영역을 포함한다. 제 1 전극 형성 영역 및 제 2 전극 형성 영역은 소자 분리 영역을 통해 상호 분리된다. 제 1 전극 형성 영역 및 제 2 전극 형성 영역 중 일 영역에 상부 제 1 형 불순물층 및 하부 제 1 형 불순물 층이 형성된다. 하부 제 1 형 불순물층이 상부 제 1 형 불순물층과 상이한 제 1 형 불순물 농도를 가지고 상부 제 1 형 불순물 층 하부에 형성된다. 타 전극 형성 영역에 제 2 형 불순물층 및 제 1 형 불순물층이 형성되고, 제 1 형 불순물층은 제 2 형 불순물을 갖는 제 2 형 불순물층의 일부분의 하부에 형성된다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 정전기적 파괴를 방지하기 위한 입출력 보호 회로로 이용될 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
통상, 반도체 장치의 정전기적 파괴를 방지하기 위해, 다이오드를 이용하는 보호 회로가 반도체 장치의 개별 입출력 단자에 제공된다. 통상의 보호 회로의 예를 도 8에 나타낸다. 이 보호 회로는 입력 단자에 접속되는 트랜지스터의 게이트 전극 (G) 에 평행한 다이오드 (D) 를 갖는다. 다이오드 (D) 의 항복 전압은 게이트 파괴 전압보다 낮게 설정되어, 입력 단자에서 인가된 항복 전류가 다이오드 (D) 에 제공되지만 게이트 전극 (G) 보호를 위해 게이트 전극 (G) 에는 제공되지 않는다.
공지된 평탄화 기술에 의해 제조된 통상의 다이오드의 항복 전류 경로 (6) 를 도 9에 나타낸다. 이 도면에서, 항복 전류 흐름은 p-n 접합이 존재하는 커브 (점으로 나타낸 원의 내부 영역, 5) 로 배치된다. 전술한 현상은 필드 세기가 p-n 커브 (5) 에서 높다는 사실에 의해 기인된 것으로, p-n 커브 (5) 에서는 항복 전압이 하부 (7) 보다 낮다. 항복 전류가 점으로 나타낸 원 내부의 작은 영역으로 흐르는 다이오드에서는, 항복 전류를 증가시키기 위해, 보호 회로 자체 면적을 증가시키는 것이 필요하므로, 칩의 면적이 증가된다.
최근, 반도체 장치 제조 기술의 진보에 따라 칩 면적의 감소가 진행되었고,반도체 장치 (칩 면적) 의 총면적 중 보호 회로의 면적 비율이 증가되도록 형성되어 왔다. 또한, 개별 입출력 단자마다 보호 회로가 통상적으로 제공되기 때문에, 입출력 단자 수는 진보될수록 반도체 장치가 증가되었으며, 보호 회로의 면적은 더욱 크게 되어 왔다. 따라서, 칩 면적을 감소시키기 위해 보호 회로의 면적을 감소시킬 필요가 발생되었다.
이러한 요건에 부응하기 위해, 항복 전류가 p-n 접합 하부를 통해 흐르는 게이트 보호 다이오드가 제안되었다 (일본 미심사 특허 공보 소61-35568 호).
도 10 은 전술한 특허 공보에 나타낸 다이오드의 항복 전류 경로를 나타낸다. 종래 기술에서는, p-n 접합 하부 (15) 의 불순물 농도를 p-n 접합 커브 (5) 의 불순물 농도보다 국부적으로 높게 설정함으로써, 하부 (15) 의 항복 전압이 p-n 접합 커브 (5) 보다 1 자리수 또는 2 자리수로 낮게 설정되어, 항복 전류가 접합 하부 (15) 의 넓은 면적 부분을 통해 흐르도록 하였다.
그러나, 전술한 특허 공보에서 설명된 바와 같은 이러한 통상의 제조 방법은, 애노드 전극 (11) 하부의 P-형 반도체 영역의 저항값이 크기 때문에, 큰 항복 전류가 흐를 수 없는 문제를 갖는다.
본 발명은 애노드 전극 하부의 P-형 반도체의 불순물 농도를 높게 설정함으로써 큰 항복 전류가 흐르도록 하여, 동일한 부분의 저항 값을 감소시키는 반도체 장치 및 그 제조 방법을 제공한다.
도 1은 본 발명의 일 실시형태에 따른 반도체 장치의 구성을 나타내는 단면도.
도 2는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 단계를 나타내는 설명도.
도 3은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 단계를 나타내는 설명도.
도 4는 본 발명의 반도체 장치의 항복 전류 경로를 나타내는 설명도.
도 5는 본 발명의 일 실시형태에 따른 반도체 장치의 역전류특성을 나타내는 설명도.
도 6은 본 발명의 일 실시형태에 따른 반도체 장치의 애노드 전극 하부의 일부분의 p-형 불순물 농도의 분포도.
도 7은 본 발명의 일 실시형태에 따른 반도체 장치의 캐소드 전극 하부의 일부분의 p-형 불순물 농도의 분포도.
도 8은 통상의 보호 회로를 나타내는 설명도.
도 9는 통상의 다이오드의 항복 전류 경로를 나타내는 설명도.
도 10은 통상의 다이오드의 항복 전류 경로를 나타내는 설명도.
*도면의 주요 부분에 대한 부호의 설명*
1, 11, 114 : 애노드 전극
2, 12, 115 : 캐소드 전극
3, 13, 33 : P-형 불순물 영역
4, 14, 34 : N-형 불순물 영역
5, 15, 35 : PN 접합부
6, 16, 36 : 항복 전류 경로
101 : 반도체 기판
102 : P-형 웰
103 : 소자 분리 영역
104, 106, 108 : 레지스트
105 : N-형 불순물
107, 109 : P-형 불순물
110 : N+-형 확산층
111 : P+-형 확산층
112 : P-형 확산층
113 : 절연막
제 1 태양에서, 본 발명은 제 1 도전성 반도체 기판; 및 반도체 기판의 내부 표면에 근접하여 형성되는 제 1 전극 형성 영역 및 제 2 전극 형성 영역을 포함하며, 제 1 전극 형성 영역 및 제 2 전극 형성 영역은 소자 분리 영역을 통해 상호 분리되고, 제 1 전극 형성 영역 및 제 2 전극 형성 영역 중 일 영역에 상부 제 1 형 불순물층 및 하부 제 1 형 불순물 층이 형성되며, 하부 제 1 형 불순물층이 상부 제 1 형 불순물층과 상이한 제 1 형 불순물 농도를 가지고 상부 제 1 형 불순물 층 하부에 형성되고, 타 전극 형성 영역에 제 2 형 불순물층 및 제 1 형 불순물층이 형성되고, 제 1 형 불순물층은 제 2 형 불순물을 갖는 제 2 형 불순물층의 일부 하부에 형성되는 반도체 장치를 제공한다.
본 발명의 본 태양에 따르면, 고 불순물 농도를 갖는 일부분이 제 1 전극 형성 영역에 형성되기 때문에, 큰 항복 전류가 제 1 전극 형성 영역과 제 2 전극 형성 영역 사이에 흐를 수 있다. 따라서, 본 발명의 반도체 장치가 보호 회로로서 이용되는 경우, 본 발명의 보호 회로는 통상의 보호 회로보다 면적이 감소될 수 있다.
본 발명에서, 제 1 전극 형성 영역과 제 2 전극 형성 영역 사이에 큰 항복 전류를 유발하기 위해, 전극 형성 영역 중 일 영역에 형성된 상부 제 1 형 불순물층이 제 1 형 불순물 농도 아래로 형성되는 하부 제 1 형 불순물층보다 높게 설정되는 것이 바람직하다.
제 2 태양에서, 본 발명은, P-형 도전성 반도체 기판; 및 반도체 기판의 내부 표면에 근접하여 형성되는 애노드 전극 형성 영역 및 캐소드 전극 형성 영역을포함하며, 애노드 전극 형성 영역 및 캐소드 전극 형성 영역은 소자 분리 영역을 통해 상호 분리되고, 애노드 전극 형성 영역에서, 기판의 내부 표면과의 근접도를 증가시키기 위해 제 1 P-형 확산층 및 제 2 P-형 확산층이 기판 내부에 형성되고, 제 1 P-형 확산층은 P-형 불순물 농도가 제 2 P-형 확산층보다 높고, 캐소드 전극 형성 영역에서, 기판의 내부 표면과의 근접도를 향상시키기 위해 제 1 N-형 확산층 및 제 3 P-형 확산층이 기판 내부에 형성되고, 제 3 P-형 확산층은 캐소드 전극 형성 영역 내부에서 소자 분리 영역 주변이외의 영역에 국부적으로 형성되는 반도체 장치를 제공한다.
본 발명의 태양에서, 제 1 P-형 확산층은 기판의 표면으로부터 0.4 ㎛ 깊이의 영역에 형성되며, 제 2 P-형 확산층은 기판의 표면 하부의 0.4 ㎛ 내지 0.1 ㎛ 깊이의 영역에 형성되는 것이 바람직하다.
기판의 표면 하부에서 0.4 ㎛ 깊이 내지 1 ㎛ 범위의 깊이에서의 영역은 통상의 반도체 장치보다 P-형 불순물 농도가 높게 설정되기 때문에, 통상의 반도체 장치의 전류보다 약 1.2 내지 1.4 배 정도 큰 항복 전류가 흐를 수 있다. 따라서, 본 발명의 반도체 장치가 통상의 반도체 장치의 성능과 동일한 성능을 갖는 보호 회로로서 이용되는 경우, 보호 회로의 면적이 감소될 수 있다.
제 3 태양에서, 본 발명은 P-형 도전성 반도체 기판의 표면 상에 상호 이격되는 애노드 전극 형성 영역 및 캐소드 전극 형성 영역을 형성하도록, 소정의 간격으로 소자 분리 영역을 형성하는 소자 분리 단계; 캐소드 전극 형성 영역으로 N-형 불순물을 주입하는 제 1 주입 단계; 애노드 전극 형성 영역으로 P-형 불순물을 주입하는 제 2 주입 단계; 애노드 전극 형성 영역 전체 및 캐소드 전극 형성 영역의 일부에 P-형 불순물을 주입하는 제 3 주입 단계; 어닐링 처리에 의해 주입된 P-형 불순물 및 N-형 불순물을 확산시키는 열 확산 단계; 및 스퍼터링에 의해 애노드 전극 형성 영역 및 캐소드 전극 형성 영역내의 반도체 기판 상에 금속 재료를 증착함으로써, 애노드 전극과 캐소드 전극을 형성하는 전극 형성 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
제 3 주입 단계 후, 상부 P-형 불순물층 및 하부 P-형 불순물층을 애노드 전극 형성 영역의 기판 내부에 형성한다. 상부 P-형 불순물층은 하부 P-형 불순물층보다 P-형 불순물 농도가 높게 설정되는 것이 바람직하다.
또한, 항복 전류가 통상의 반도체 장치에서와 같이 p-n 접합의 커브로 국부적으로 흐르는 것을 방지하기 위해, 제 3 불순물 주입 단계에서 캐소드 전극 형성 영역에 주입될 P-형 불순물은 소자 분리 영역과 접촉되는 일부분으로부터 0.5 ㎛ 이상 이격되는 캐소드 전극 형성 영역의 한 영역으로 주입되는 것이 바람직하다.
제 4 태양에서, 본 발명은 반도체 기판 상에 애노드 전극 및 캐소드 전극이 애노드 전극 형성 영역 및 캐소드 전극 형성 영역에 각각 형성되는 반도체 장치를 제공하며, 애노드 전극 및 캐소드 전극으로 형성된 다이오드는 입출력 단자용 보호 회로로서 이용된다.
이하, 도면과 함께 본 발명의 실시형태를 설명한다. 그러나, 본 발명은 다음의 실시형태의 설명에만 한정되는 것이 아니다.
본 실시형태의 다음의 설명에서, 제 1 도전성을 P-형으로, 제 2 도전성을 N-형으로 한다. 그러나, 제 1 도전성을 N-형으로 제 2 도전성을 P-형으로 할 수도 있다.
즉, P-형 기판 뿐 아니라 N-형 기판도 반도체 장치를 구성하는 반도체 기판으로서 이용될 수 있으며, 다음의 실시형태에 나타낸 동일한 기능 및 효과가 N-형 기판을 이용하는 경우에도 획득될 수 있다.
<반도체 장치의 구성>
도 1은 본 발명의 일 실시형태에 따른 반도체 장치를 나타내는 단면도이다.
이 실시형태에서, P-형 불순물을 함유하는 소위 P-형 웰 (P-형 기판; 102) 이 반도체 기판 (101) 으로 이용된다. 즉, 제 1 도전성은 P-형이다.
도 1에 나타낸 바와 같이, SiO2층을 포함하는 복수개의 소자 분리 영역 (103) 이 P-형 웰 (102) 의 표면 상에 소정의 간격으로 형성된다. 이러한 소자 분리 영역 (103) 사이의 영역이 활성 영역이다.
전극은 활성 영역에 형성된다. 본 발명에서, 활성 영역은 애노드 전극 (114) 이 형성되는 영역 (애노드 전극 형성 영역 A) 과 캐소드 전극 (115) 이 형성되는 영역 (캐소드 전극 형성 영역 B) 을 적어도 하나 포함한다.
애노드 전극 형성 영역 A 의 기판 내부에는, 비교적 높은 P-형 불순물 농도를 갖는 P+-형 확산층 (111), 및 비교적 낮은 P-형 불순물 농도를 갖는 P-형 확산층 (112) 이 기판 표면에서 볼 때 순차적으로 형성된다.
본 발명의 반도체 장치가 다양한 목적의 반도체 구성 요소에 대한 보호 회로로서 이용될 수 있기 때문에, 2개의 확산층의 깊이는 독자적으로 결정될 수 없다. 그러나, 예를 들어, P+-형 확산층 (111) 은 기판의 표면으로부터 약 0.4 ㎛ 의 깊이가 될 수 있으며, P-형 확산층 (112) 은 기판의 표면으로부터 약 0.4 ㎛ 내지 1.0 ㎛ 의 깊이가 될 수 있다.
또한, 예를 들어, P+-형 확산층 (111) 의 P-형 불순물 농도가 1㎤ 당 1.0×1020내지 1.0×1017로 설정되고, P-형 확산층 (112) 의 P-형 불순물 농도가 1㎤ 당 1.0×1017내지 1.0×1016로 설정된다.
2 개의 확산층 (111, 112) 의 농도 및 깊이를 전술한 바와 같이 설정함으로써, P-형 확산층 (112) 의 불순물 농도가 P-형 웰 (102) 의 농도보다 약 1 자리가 높게 되므로, 애노드 전극 형성 영역의 저항값이 낮아질 수 있고, 큰 항복 전류가 흐를 수 있게 된다.
도 1에 나타낸 애노드 전극 형성 영역 A 에서, 애노드 전극 (114) 은 절연막 (113) 의 개방부와 P+-형 확산층 (111) 의 일부분 상에 형성된다.
캐소드 전극 형성 영역 B 의 기판 내부에는, 그 내부에 주입된 N-형 불순물을 갖는 N+-형 확산층 (110) 과 그 내부에 주입된 P-형 불순물을 갖는 P-형 확산층 (112) 이 기판의 표면에서 볼 때 순서대로 형성된다.
예를 들면, 이 실시형태에서, N+-형 확산층 (110) 은 기판의 표면으로부터약 0.40 ㎛ 깊이의 영역이며, N+-형 확산층 하부의 P-형 확산층 (112) 은 기판의 표면으로부터 약 0.40 ㎛ 내지 1.0 ㎛ 의 깊이의 영역이다.
또한, 예를 들면, N+-형 확산층 (110) 의 N-형 불순물 농도는 1㎤ 당 1.0×1020내지 1.0×1017로 설정되고, P-형 확산층 (112) 의 P-형 불순물 농도는 1㎤ 당 1.0×1017내지 1.0×1016으로 설정된다.
N+-형 확산층 (110) 이 2 개의 소자 분리 영역 (103) 사이에 개재된 캐소드 전극 형성 영역 전체에 걸쳐 형성되기 때문에, N+-형 확산층 (110) 하부의 P-형 확산층 (112) 이 캐소드 전극 형성 영역 B 의 일부분에 형성된다. 특히, P형 확산층 (112) 이 소자 분리 영역 (103) 의 경계에 근접하는 부분에 형성되지 않는 것이 바람직하다. 이와 같이 함으로써, 본 발명의 반도체 장치가 보호 회로의 다이오드로서 이용되는 경우, 항복 전류 플로우가 p-n 접합의 커브에 국부적으로 집중되지 않도록 한다.
예를 들면, 캐소드 전극 형성 영역 B 내의 P-형 확산층 (112) 을 형성하기 위한 영역은 소자 분리 영역 (103) 으로부터 약 0.5 ㎛ 이상으로 이격되는 영역인 것이 바람직하다. P-형 확산층 (112) 을 형성하기 위한 영역의 한계를 설정함으로써, 항복 전류가 캐소드 전극 형성 영역 B 내의 P-형 확산층 (112) 하부의 넓은 면적으로 흐르지만, p-n 접합 커브로 흐르지 않게 된다. 또한, 캐소드 전극 형성 영역 B 에서, 캐소드 전극 (115) 은 절연막 (113) 의 개방부 내부와 P-형 확산층 (112) 상에 형성된다.
<반도체 장치의 제조 방법>
도 2 및 도 3 은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 단계를 나타내는 설명도이다. 반도체 장치는 애노드 전극과 캐소드 전극을 포함하는 다이오드이다.
도 2(a) 는 소자 분리 단계를 나타낸다. 먼저, 실리콘 기판 등의 반도체 기판 (101) 을 준비하고, 다음으로, 보론 등의 P-형 불순물을 반도체 기판 (101) 으로 주입하여, P-형 웰 (102) 을 형성한다. 다음으로, LOCOS 법에 의해 약 0.4 ㎛ 의 두께를 갖는 SiO2막 (103) 을 P-형 웰 (102) 의 표면 상의 소정의 영역에 형성하여, 소자를 분리한다.
3개의 SiO2막 (103) 에 의해 분리되는 2개의 소자 영역을 도 2(a) 에 나타낸다. 본 도면에서, 소자 영역 A 은 다이오드의 애노드 전극이 형성되는 영역 (애노드 전극 형성 영역) 이고, 소자 영역 B 은 다이오드의 캐소드 전극이 형성되는 영역 (캐소드 전극 형성 영역) 이다.
도 2(b) 는 N-형 불순물의 캐소드 전극 형성 영역으로의 주입을 나타낸다. 먼저, 포토리소그래피 방법에 의해 레지스트 (104) 를 형성하여, 애노드 전극이 형성되는 애노드 전극 형성 영역 A 을 피복한다. 다음으로, 이온-주입 법에 의해 인 또는 비소 등의 N-형 불순물 (105) 을 캐소드 전극 형성 영역 (b) 의 P-형 웰(102) 부분에 주입한다. 주입되는 불순물 양은 약 2×1015내지 4×1015(atoms/cm2) 으로 설정된다. 이와 같이 함으로써, N-형 불순물층 (105) 이 P-형 웰 (102) 의 표면에 근접하는 캐소드 전극 형성을 위한 영역에 형성된다.
도 2(c) 는 P-형 불순물의 애노드 전극 형성 영역으로의 주입을 나타낸다. 먼저, 이전 단계에서 형성된 레지스트 (104) 를 제거하고, 다음으로, 레지스트 (106) 를 포토리소그래피 방법에 의해 형성하여, 캐소드 전극 형성 영역 B 을 피복하도록 한다. 다음으로, 이온-주입법에 의해 보론 또는 보론 플로오르화물 (boron diffluoride) 등의 P-형 불순물 (107) 을 애노드 전극 형성 영역 A 의 P-형 웰 (102) 부분에 주입한다. 주입되는 불순물 양은 약 1×1015내지 3×1015(atoms/cm2) 으로 설정된다. 이와 같이 함으로써, P-형 불순물층 (107) 이 애노드 전극 형성을 위한 영역에 형성된다.
도 3(a) 는 P-형 불순물 주입을 나타낸다. 이 단계는 애노드 전극 형성 영역 A 내의 P-형 불순물 농도를 상승시키기 위해 수행된다. 먼저, 이전 단계에서 형성된 레지스트 (106) 를 제거하고, 다음으로, 레지스트 (108) 를 포토리소그래피 방법에 의해 형성하여, 캐소드 전극 형성 영역 B 의 일부분을 피복한다. 다음으로, 이온-주입법에 의해 보론 또는 보론 플로오르화물 등의 P-형 불순물 (109) 을 애노드 전극 형성 영역 A 과 캐소드 전극 형성 영역 B 부분에 주입한다. 주입되는 불순물 양은 약 3×1012내지 1×1013(atoms/cm2) 으로 설정된다.
이 단계에 따르면, 애노드 전극 형성 영역 A 의 P-형 불순물 농도는 증가될 수 있으며, P-형 불순물층 (109-2) 가 캐소드 전극 형성 영역 B 부분에 형성된다. P-형 불순물층 (109-2) 이 캐소드 전극 영역 B 전체에 형성된다고 가정하면, 항복 전류는 통상의 다이오드와 같이 p-n 접합 커브로 흐르게 되므로, 큰 항복 전류가 흐를 수 없다. 따라서, P-형 불순물은 캐소드 형성 영역 B 의 부분에만 주입된다.
예를 들면, 도 3(a) 에 나타낸 바와 같이, 캐소드 전극 형성 영역 B 의 폭 (m) 이 10 ㎛ 로 설정되면, 레지스트 (108) 는 P-형 불순물 (109) 이 폭 (n) 이 SiO2막 (103) 의 에지로부터 약 0.5 ㎛ 인 부분에 존재되지 않도록 형성됨으로써, 소자 분리 영역으로 기능한다. 따라서, 캐소드 전극 형성 영역 B 내의 소자 분리 영역과 근접하는 부분에 P-형 불순물 (109) 이 존재하지 않는 부분을 제공함으로써, 항복 전류가 p-n 접합의 커브로 흐르는 것이 방지될 수 있고, 큰 항복 전류가 캐소드 전극 하부의 넓은 면적 부분으로 흐를 수 있다.
도 3(a) 에서, P-형 불순물층 (107) 은 제 1 P-형 확산층에 대응되고, P-형 불순물층 (109-1) 은 제 2 P-형 확산층에 대응되며, P-형 불순물층 (109-2) 은 제 3 P-형 확산층에 대응된다.
도 3(b) 는 확산 단계를 나타낸다. 이 단계에서, 이전 단계에서 형성된 레지스트 (108) 를 제거하고, 800 ℃ 에서 약 30 분 내지 60 분간 어닐링 처리를 수행한다. 이 공정은 주입된 불순물을 활성화함으로써, 도 3(b) 에 나타낸 바와 같이, N+-형 확산층 (110), P+-형 확산층 (111), 및 P-형 확산층 (112) 을 형성한다.
도 3(c) 는 전극 형성을 나타낸다. 먼저, 도 3(c) 에 나타낸 바와 같이, SiO2막 등의 절연막 (113) 을 기판 표면 전체에 약 0.5 내지 1.0 ㎛ 으로 증착한다. 다음으로, 전극 형성 영역 A 및 B 상에 포토리소그래피 프로세스 및 에칭 프로세스를 수행함으로써, 전극 형성 영역 내의 절연막 (113) 부분을 제거하여 개방부를 형성한다. 다음으로, 스퍼터링 방법에 의해 금속 재료를 개방부에 증착한 후, 포토리소그래피 공정 및 에칭 공정을 수행한다. 따라서, 도 3(c) 에 나타낸 바와 같이, 애노드 전극 (114) 및 캐소드 전극 (115) 이 개방부에 형성된다.
도 3(c) 는 본 발명의 일 실시형태에 따른 반도체 장치의 입출력을 보호하기 위한 다이오드의 완성된 구성을 나타낸다.
도 4는 본 발명의 반도체 장치의 항복 전류 경로를 나타내는 설명도니다. 이 도면에서는 p-n 접합 하부 (35) 의 넓은 면적 부분으로 큰 항복 전류가 흐르는 것을 볼 수 있다.
도 5는 본 발명의 반도체 장치의 캐소드 전압-전류 특성, 즉, 본 발명의 다이오드의 역 전류 특성 (항복 전류 특성) 을 나타낸다. 도 5에 따르면, 캐소드 전압이 약 15 V 인 경우 접합 항복이 시작되고 항복 전류 (캐소드 전류) 가 흐르기 시작한다. 또한, 전압이 약 25 V 초과인 경우, 통상의 다이오드의 전류보다 큰 항복 전류가 흐르고, 캐소드 전압이 50 V 인 경우, 통상의 다이오드의 전류보다 1.4 배인 항복 전류가 흐를 수 있다.
P-형 불순물 농도가 애노드 전극 하부 (114) 의 P-형 웰 (102) 의 표면 주변에서 높게 설정되기 때문에, 큰 항복 전류가 흐르게 되어, 애노드 전극 하부의 저항값이 감소되는 것으로 생각된다.
도 6은 도 4의 A1-A2 선에 따라 본 발명의 반도체 장치의 애노드 전극 (114) 하부의 일부분의 P-형 불순물 농도를 나타내는 도이다. 도 7은 도 4의 C1-C2 선을 따라 본 발명의 반도체 장치의 캐소드 전극 (115) 하부의 일부분의 P-형 불순물 농도를 나타내는 분포도이다. 도면의 수평축은 반도체 기판 (101) 의 표면으로부터의 깊이를 나타낸다.
도 7에 나타낸 캐소드 전극 하부의 P-형 불순물 농도의 분포도에서, P-형 불순물 농도는 0.4 ㎛ 내지 0.9 ㎛ 깊이에서 높다. 도 10의 통상의 다이오드는 동일한 분포 패턴을 나타내며, 2개 사이에서는 현저한 차이가 발견되지 않는다.
그 반면, 도 6에 나타낸 애노드 전극 하부의 일부분의 P-형 불순물 농도의 분포도에서, 본 발명은 0.4 ㎛ 내지 0.9 ㎛ 의 깊이에서 도 10에 나타낸 통상의 다이오드보다 더욱 높은 P-형 불순물 농도를 나타낸다. 예를 들면, 약 0.6 ㎛ 의 깊이에서, 본 발명의 P-형 불순물 농도는 통상의 다이오드의 농도보다 거의 1 자리가 더 높다. 즉, 애노드 전극 (114) 하부의 기판 표면 주변의 P-형 불순물 농도가 통상의 다이오드의 농도보다 높기 때문에, 애노드 전극 하부의 저항값은 감소될 수 있고, 통상의 다이오드의 전류보다 더 큰 항복 전류가 흐를 수 있다.
예를 들면, 애노드 전극 하부의 기판 주변의 P-형 불순물 농도는 0.4 ㎛ 내지 0.9 ㎛ 의 범위의 깊이에서 통상의 다이오드의 불순물 농도보다 10 배 내지 100 배가 더 높은 것이 바람직하며, 애노드 전극 하부의 기판 주변의 P-형 불순물 농도는 약 0.4 ㎛ 내지 0.60 ㎛ 깊이에서 통상의 다이오드의 불순물 농도보다 10 배 정도가 더 높은 것이 더욱 바람직하다. 전술한 바와 같은 P-형 불순물 농도를 적용함으로써, 통상의 다이오드의 항복 전류보다 약 1.2 배 내지 1.4 배 높은 항복 전류 (캐소드 전류) 가 30 V 내지 50 V 범위의 캐소드 전압으로 흐를 수 있다.
또한, 통상의 다이오드의 것과 같이 동일한 양의 항복 전류가 필요한 경우에만, 도 10 에 나타낸 통상의 다이오드에 비해, 본 발명의 캐소드 전극의 면적은 통상의 다이오드의 것보다 약 1/1.2 배 내지 1/1.4 배까지 감소시킬 수 있다.
즉, 캐소드 전극의 면적은 통상의 다이오드의 면적에 비해 약 17 % 내지 29 % 감소될 수 있다. 따라서, 본 발명의 반도체 장치가 입출력 단자의 정전기적 손상을 방지하는 보호 회로로서 이용되는 경우, 보호 회로의 면적은 감소될 수 있다. 그 결과, 반도체 IC 는 크기가 감소될 수 있다.
본 발명에 따르면, 고 불순물 농도를 갖는 부분이 제 1 전극 형성 영역에 형성되기 때문에, 큰 항복 전류가 흐를 수 있다.
또한, 본 발명의 다른 태양에 따르면, 애노드 전극 형성 영역의 기판 주변의 P-형 불순물 농도가 국부적으로 높게 설정되기 때문에, 애노드 전극 하부의 일부분의 저항값은 감소될 수 있고, 통상의 다이오드의 것보다 큰 항복 전류가 흐를 수 있다.
따라서, 본 발명의 반도체 장치를 보호 회로로서 이용하면, 보호 회로의 면적을 통상의 다이오드의 면적에 비해 감소시킬 수 있다.
Claims (8)
- 제 1 도전성 반도체 기판; 및상기 반도체 기판의 내부 표면에 근접하여 형성되는 제 1 전극 형성 영역 및 제 2 전극 형성 영역을 포함하며,상기 제 1 전극 형성 영역 및 상기 제 2 전극 형성 영역은 소자 분리 영역을 통해 상호 분리되고,상기 제 1 전극 형성 영역 및 상기 제 2 전극 형성 영역 중 일 영역에는 상부 제 1 형 불순물층 및 하부 제 1 형 불순물 층이 형성되며, 상기 하부 제 1 형 불순물층이 상기 상부 제 1 형 불순물층과 상이한 제 1 형 불순물 농도로 상기 상부 제 1 형 불순물 층 하부에 형성되고,타 전극 형성 영역에는 제 2 형 불순물층 및 제 1 형 불순물층이 형성되고, 상기 제 1 형 불순물층이 제 2 형 불순물을 갖는 상기 제 2 형 불순물층의 일부분의 하부에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 전극 형성 영역 중 일 영역에 형성되는 상기 상부 제 1 형 불순물층의 상기 제 1 형 불순물 농도는 그 하부에 형성된 상기 하부 제 1 형 불순물층의 상기 농도보다 높게 설정되는 것을 특징으로 하는 반도체 장치.
- P-형 도전성 반도체 기판; 및상기 반도체 기판의 내부 표면에 근접하여 형성되는 애노드 전극 형성 영역 및 캐소드 전극 형성 영역을 포함하며,상기 애노드 전극 형성 영역 및 상기 캐소드 전극 형성 영역은 소자 분리 영역을 통해 상호 분리되고,상기 애노드 전극 형성 영역에서, 상기 기판의 내부 표면과의 근접도를 증가시키기 위해 제 1 P-형 확산층 및 제 2 P-형 확산층이 상기 기판 내부에 형성되고,상기 제 1 P-형 확산층은 상기 제 2 P-형 확산층보다 P-형 불순물 농도가 높고,상기 캐소드 전극 형성 영역에서, 상기 기판의 내부 표면과의 근접도를 증가시키기 위해 제 1 N-형 확산층 및 제 3 P-형 확산층이 상기 기판 내부에 형성되고,상기 제 3 P-형 확산층은 상기 캐소드 전극 형성 영역 내부에서 상기 소자 분리 영역 주변이외의 영역에 국소적으로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 상기 제 1 P-형 확산층은 상기 기판의 표면으로부터 0.4 ㎛ 깊이로 형성되며, 상기 제 2 P-형 확산층은 상기 기판의 상기 표면 하부로 0.4 ㎛ 내지 1.0 ㎛ 깊이로 형성되는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 상기 반도체 기판 상의 상기 애노드 전극 형성 영역 및 상기 캐소드 전극 형성 영역에는 애노드 전극 및 캐소드 전극이 각각 형성되고, 상기 애노드 전극 및 상기 캐소드 전극으로 형성된 다이오드가 입출력 단자용 보호 회로로서 이용되는 것을 특징으로 하는 반도체 장치.
- P-형 도전성 반도체 기판의 표면 상에서 상호 이격되는 애노드 전극 형성 영역 및 캐소드 전극 형성 영역을 형성하도록, 소정의 간격으로 소자 분리 영역을 형성하는 소자 분리 단계;상기 캐소드 전극 형성 영역으로 N-형 불순물을 주입하는 제 1 주입 단계;상기 애노드 전극 형성 영역으로 P-형 불순물을 주입하는 제 2 주입 단계;상기 애노드 전극 형성 영역 전체 및 상기 캐소드 전극 형성 영역의 일부에 P-형 불순물을 주입하는 제 3 주입 단계;어닐링 처리에 의해 상기 주입된 P-형 불순물 및 N-형 불순물을 확산시키는 열 확산 단계; 및스퍼터링에 의해 상기 애노드 전극 형성 영역 및 상기 캐소드 전극 형성 영역내의 상기 반도체 기판 상에 금속 재료를 증착함으로써, 애노드 전극 및 캐소드 전극을 형성하는 전극 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 3 주입 단계 이후, 상부 P-형 불순물층 및 하부 P-형 불순물층을 상기 애노드 전극 형성 영역의 상기 기판 내부에 형성하고, 상기 상부 P-형 불순물층은 그 하부에 형성된 상기 하부 P-형 불순물층보다 P-형 불순물농도가 높게 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서, 상기 제 3 불순물 주입 단계에서 상기 캐소드 전극 형성 영역에 주입될 상기 P-형 불순물은 상기 소자 분리 영역과 접촉되는 일부분으로부터 0.5 ㎛ 이상 이격되는 상기 캐소드 전극 형성 영역의 일 영역으로 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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