JP4016595B2

JP4016595B2 - 半導体装置及びその製造方法

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Publication number: JP4016595B2
Application number: JP2000377387A
Authority: JP
Inventors: 秀幸安藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2000-12-12
Filing date: 2000-12-12
Publication date: 2007-12-05
Anticipated expiration: 2020-12-12
Also published as: JP2002184782A; KR100532732B1; US6639301B2; DE10161058A1; KR20020046985A; US20020070380A1

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ダイオードなどの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来、図２４に示すような定電圧ダイオード（半導体ダイオード）１が知られている。この半導体ダイオード（以下において「従来の半導体ダイオード」という。）１は、例えばシリコン基板に、順次、高不純物密度のｎ型半導体層２、ｎ型半導体層３、高不純物密度のｐ型半導体層４とが接合するように形成された単純３層構造を有している。又、ｎ型半導体層２の表面とｐ型半導体層４の表面には、それぞれ電極を構成する金属被膜５、６が形成されている。
【０００３】
通常、このような接合構造を有する従来の半導体ダイオード１では、逆方向電圧を印加したｐｎ接合の空乏層には強い電界が存在するが、ｐｎ接合の終端部が露呈するチップ側面では表面に付着した不純物元素やイオンなどの影響を受けて局所的に電界が一層強まって降伏（ブレークダウン）が起こり易くなっている。このため、従来の半導体ダイオード１では、理論的に期待される逆耐圧を得ることが困難となることが多い。そこで、チップ側面での電界を緩和するため、ｐｎ接合の終端部が露呈するチップ側面７を、ｐｎ接合界面９に対して適切な角度だけ斜めに加工して電界が緩和されるようにしたベベル構造が採用されている。このようなベベル構造を採用することにより、チップ側面７での電界が緩和され、降伏が半導体内部の接合全面で起こるようして、降伏電圧の設定の安定化を図っている。なお、定電圧ダイオードよりも高耐圧の半導体装置においても、ベベル構造を採用することにより、耐圧を向上出来ることは周知の通りである。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の半導体ダイオード１では、以下に説明するような問題点がある。
【０００５】
（１）従来の半導体ダイオード１では、製品組立（アセンブル）工程において、チップ側面７を外部環境から保護するために、酸又はアルカリ系薬液による湿式洗浄を施した後、図２４に示すようにチップ側面７を絶縁膜８で被覆している。しかし、このようにして製造された半導体ダイオード１では、製品評価試験の結果、製品の特性や品質が安定していない点が指摘されている。このように特性などが安定しない理由としては、湿式洗浄又は絶縁膜８の被覆による影響によりチップ側面７に表面状態の変化や表面破損が引き起こされていることが挙げられる。現実の半導体チップの表面状態は極めて活性であるため、その表面状態を精密且つ再現性良く制御するのは、極めて困難である。
【０００６】
（２）従来の半導体ダイオード１では、ｎ型半導体層３の不純物密度がｐ型半導体層４の不純物密度より十分低く、片側階段接合と見なせる場合には、ｎ型半導体層３とｐ型半導体層４とのｐｎ接合部のアバランシェ降伏電圧（耐圧）は、ｎ型半導体層３の不純物密度により決定される。このため、この耐圧を決定するために、製造に使用する半導体（シリコン）ウェハの比抵抗（抵抗率）ρを高精度に制御する必要があった。つまり、厳密な比抵抗（抵抗率）ρの仕様を規定した半導体ウェハを半導体メーカに特注として依頼し、納品後もその検査をする必要が生じる。このため、半導体ウェハにコストがかかるという問題点があった。因に、従来ではシリコンウェハの比抵抗ρが０．０１〜０．０３Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５×１０¹⁸／ｃｍ³〜７×１０¹⁷／ｃｍ³程度の範囲に相当）の狭い範囲のものを、注文仕様として用いている。
【０００７】
（３）従来の半導体ダイオード１の製造に際しては、チップ側面７がｐｎ接合界面に対して斜めに形成されたベベル構造を有しているため、ベベル構造を実現するためのサンドブラスト、或いは研削、研磨、エッチング等の工程が加わるため、製造工程数が多くなるという問題点がある。
【０００８】
（４）従来の半導体ダイオード１では、半導体ウェハから切断されたチップは袋詰めの状態になり、加えてチップ側面がチップ表裏面に対して斜めに傾いているため、製品組立（アセンブル）工程において、コレット等の治具へチップを装着しにくい形状であった。
【０００９】
本発明は上記課題を解決するためになされたものである。そこで、本発明の目的は、ｐｎ接合が露呈する半導体装置（チップ）側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することを目的としている。
【００１０】
又、本発明の他の目的は、製造に用いる半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することの出来る半導体装置及びその製造方法を提供することを目的としている。
【００１１】
更に、本発明の他の目的は、チップ表面処理を簡略化又は省略することが出来る半導体装置の製造方法を提供することにある。
【００１２】
又、本発明の他の目的は、製造工程を簡略化出来る半導体装置及びその製造方法を提供することにある。
【００１３】
更に、本発明の他の目的は、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性の良好な半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、（イ）第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域、（ロ）第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が第１端面と接合した第２導電型の第２半導体領域、（ハ）第２端面において第１半導体領域に接合した第１導電型の第３半導体領域、（ニ）第３端面、若しくは第３端面の近傍の第２外周面の一部において、第２半導体領域に接合した第２導電型の第４半導体領域、（ホ）第１及び第２外周面に接合した内周面を有し、且つ第３半導体領域と第４半導体領域との間に位置する第１半導体領域よりも低不純物密度で第１導電型の第５半導体領域とからなる半導体装置としたことである。ここで、第１導電型と第２導電型とは、互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【００１５】
本発明の第１の特徴に係る半導体装置によれば、第１導電型の第１半導体領域と第２導電型の第２半導体領域とが局在したｐｎ接合界面（以下において、「第１ｐｎ接合界面」という。）を有するように、互いに接合して配置されている。更に、第１半導体領域と第２半導体領域とを囲んで、第１導電型の第５半導体領域が形成されている。第５半導体領域の不純物密度は、第１半導体領域の不純物密度よりも低い。第４半導体領域と第５半導体領域との間には他のｐｎ接合界面（以下において、「第２ｐｎ接合界面」という。）が形成されている。本発明の第１の特徴に係る半導体装置では、第１半導体領域の不純物密度と第５半導体領域の不純物密度とを比較すると、第１半導体領域の方が高不純物密度であるため、半導体装置の周縁側に位置する第２ｐｎ接合界面よりも、第１ｐｎ接合界面の方が降伏を起こし易くなる。このため、半導体装置の側面（チップ側面）での電界を緩和し、降伏が半導体装置内部の接合部分で起こるようしたため、降伏電圧の設定の安定化を図ることが出来る。このように降伏電圧の安定化を図ることは、例えば定電圧ダイオードよりも高耐圧の電力用半導体装置においても有効となる。
【００１６】
本発明の第１の特徴において、第５半導体領域の外周面を、半導体装置のチップ外周面として機能させ、このチップ外周面が第１半導体領域の第２端面に対して、実質的に垂直とすることが可能である。半導体装置の側面（チップ側面）に露出した第２ｐｎ接合界面での電界が緩和され、半導体装置の側面（周面）の表面状態の変化や多少の表面破損を起こしても、半導体装置としての降伏電圧の変動が起こりにくく出来、ベベリングが不要となるためである。即ち、半導体装置の側面（チップ側面）にベベル構造を採用しなくても、降伏が半導体装置内部の第１ｐｎ接合界面部分で起こるため、降伏電圧の設定の安定化を図ることが出来る。このため、半導体装置の側面を通常のダイヤモンドブレード等を用いた切断工程（ダイシング工程）で形成することが出来る。更に、半導体装置の側面が半導体基板の主面に対して直角をなすように形成出来、半導体装置（チップ）の取扱性を向上することが出来る。
【００１７】
本発明の第１の特徴において、第５半導体領域は、ＦＺ法、ＣＺ法、ＭＣＺ法等のバルク結晶から切り出したウェハからなる半導体基板であることが好ましい。第１半導体領域の不純物密度が、第２半導体領域より十分低く、第１半導体領域と第２半導体領域とがなす局在したｐｎ接合が、片側階段接合と見なせるならば、この局在したｐｎ接合のアバランシェ降伏電圧は、第１半導体領域の不純物密度によって決定され、第５半導体領域の不純物密度には依存しなくなる。又、両側階段接合ならば、第１半導体領域及び第２半導体領域の両方の不純物密度により、局在したｐｎ接合のアバランシェ降伏電圧が決定され、第５半導体領域の不純物密度には依存しない。このため、第５半導体領域の不純物密度は、母材として用いた半導体基板の本来の（初期の）不純物密度のままで規定することが出来るため、半導体基板の第１導電型の不純物密度を厳密に設定する必要がなくなり、使用する半導体基板の選択範囲を広げることが出来る。特別仕様の半導体基板（ウェハ）を発注する必要もなくなるので、低コスト化が可能となり、原材料としての半導体基板（ウェハ）の調達も短期で可能になる。
【００１８】
本発明の第１の特徴において、第３半導体領域の底面には第１主電極層が、第４半導体領域の表面には第２主電極層が形成されていることが好ましい。第１主電極層と第２主電極層とで、半導体素子の主電流の通路となる動作領域が形成される。「第１主電極層」とは、半導体ダイオードやサイリスタにおいてアノード電極層又はカソード電極層のいずれか一方を意味する。サイリスタには、ＧＴＯサイリスタや静電誘導サイリスタ（ＳＩサイリスタ）を含むことが可能である。第３半導体領域がｎ型ならば、第１主電極層は、カソード電極層である。「第２主電極層」とは、半導体ダイオードやサイリスタにおいて上記第１主電極層とはならないカソード電極層又はアノード電極層のいずれか一方を意味する。第４半導体領域がｐ型ならば、第２主電極層は、アノード電極層である。この結果、第３半導体領域は、第１主電極層に対応した「第１主電極領域」として機能し、第４半導体領域は、第２主電極層に対応した「第２主電極領域」として機能する。
【００１９】
更に、「第１主電極層」とは、バイポーラトランジスタ（ＢＪＴ）やＩＧＢＴにおいては、エミッタ電極層又はコレクタ電極層のいずれか一方でも良い。バイポーラトランジスタにはヘテロ接合バイポーラトランジスタ（ＨＢＴ）等のマイクロ波帯、ミリ波帯或いはサブミリ波帯で動作する超高周波用トランジスタも含まれる。更に、本発明はＭＯＳＦＥＴ、ＭＯＳＳＩＴ、或いは高電子移動度トランジスタ（ＨＥＭＴ）等のＩＧＦＥＴにも適用可能である。このＩＧＦＥＴにおいては、「第１主電極層」とは、ソース電極層又はドレイン電極層のいずれか一方を意味する。そして、「第２主電極層」とは、ＢＪＴやＩＧＢＴにおいては上記第１主電極層とはならないエミッタ電極層又はコレクタ電極層のいずれか一方、ＩＧＦＥＴにおいては上記第１主電極層とはならないソース電極層又はドレイン電極層のいずれか一方を意味する。なお、ＢＪＴ、ＩＧＢＴ及びＩＧＦＥＴ等においては、ベース電極層若しくはゲート電極層等の制御電極層が更に加わることは勿論である。
【００２０】
本発明の第２の特徴は、（イ）一方の主面及びこの一方の主面に対向した他方の主面を有する半導体基板の他方の主面の一部から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程、（ロ）半導体基板の他方の主面の一部から第１導電型とは反対導電型となる第２導電型の不純物元素を選択的に導入して第２半導体領域を形成する工程、（ハ）半導体基板の一方の主面の全体から第１導電型の不純物元素を所定深さまで選択的に導入して第３半導体領域を形成する工程、（ニ）半導体基板の他方の主面の全体から第２導電型の不純物元素を導入して第４半導体領域を形成する工程とにより第１半導体領域と第２半導体領域との間に局在したｐｎ接合界面を形成する半導体装置の製造方法としたことである。ここで、「局在したｐｎ接合界面」は、本発明の第１の特徴において規定した「第１ｐｎ接合界面」の意である。
【００２１】
本発明の第２の特徴に係る半導体装置の製造方法によれば、半導体基板の他方の主面から不純物元素を選択的に導入することにより、半導体基板の内部に第１半導体領域及び第２半導体領域を形成することが出来る。第５半導体領域と第４半導体領域とで形成する第２ｐｎ接合界面は、半導体装置の側面（チップ側面）に露出する。第１ｐｎ接合界面を構成する第１導電型の第１半導体領域の不純物密度が、第１導電型の第５半導体領域よりも高不純物密度であるため、第１ｐｎ接合界面が、第２ｐｎ接合界面よりも、先に降伏を起こす。このように半導体装置の側面（チップ側面）での電界を緩和して降伏が半導体装置内部の接合部分で起こるようにすることで、降伏電圧の設定の安定化を図ることが出来る。又、第１半導体領域の不純物密度を調整することにより、第５半導体領域を半導体基板の本来の不純物密度のままで用いることが出来るため、半導体基板の第１導電型の不純物密度を厳密に設定する必要がなくなり、使用する半導体基板の選択範囲を広げることが出来る。
【００２２】
本発明の第３の特徴は、（イ）一方の主面及びこの一方の主面に対向した他方の主面を有する半導体基板の一方の主面の一部から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程、（ロ）半導体基板の他方の主面の一部から第１導電型とは反対導電型となる第２導電型の不純物元素を選択的に導入して第２半導体領域を形成する工程、（ハ）半導体基板の一方の主面の全体から第１導電型の不純物元素を所定深さまで選択的に導入して第３半導体領域を形成する工程、（ニ）半導体基板の他方の主面の全体から第２導電型の不純物元素を導入して第４半導体領域を形成する工程とにより第１半導体領域と第２半導体領域との間に局在したｐｎ接合界面を形成する半導体装置の製造方法としたことである。ここで、第１半導体領域を形成する工程と第２半導体領域を形成する工程とはどちらを先に行ってもかまわない。又、第３半導体領域を形成する工程と第４半導体領域を形成する工程とはどちらを先に行ってもかまわない。
【００２３】
本発明の第４の特徴においては、一方の主面側から第１導電型の第１及び第３半導体領域を形成し、他方の主面側から第２導電型の第２及び第４半導体領域を熱拡散することが可能であるため、キャリアの補償等が発生せず、ｎ型不純物密度及びｐ型不純物密度を制御し易いという利点がある。
【００２４】
本発明の第４の特徴は、（イ）一方の主面及びこの一方の主面に対向した他方の主面を有する半導体基板の一方の主面の全体から第１導電型の不純物元素を所定深さまで選択的に導入して第３半導体領域を形成する工程、（ロ）半導体基板の他方の主面の全体から第１導電型とは反対導電型となる第２導電型の不純物元素を導入して第４半導体領域を形成する工程、（ハ）半導体基板の一方の主面の一部から第３半導体領域を貫通し、半導体基板の内部に到達する第１拡散トレンチを形成する工程、（ニ）半導体基板の他方の主面の一部から第４半導体領域を貫通し、半導体基板の内部に到達する第２拡散トレンチを形成する工程、（ホ）第１拡散トレンチの内壁及び底部から、第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程、（ヘ）第２拡散トレンチの内壁及び底部から、第２導電型の不純物元素を所定深さまで選択的に導入して第２半導体領域を形成する工程とにより第１半導体領域と第２半導体領域との間に局在したｐｎ接合界面を形成する半導体装置の製造方法としたことである。ここで、第１半導体領域を形成する工程と第２半導体領域を形成する工程とはどちらを先に行ってもかまわない。又、第１拡散トレンチを形成する工程と第２拡散トレンチを形成する工程とはどちらを先に行ってもかまわない。更に、第３半導体領域を形成する工程と第４半導体領域を形成する工程とはどちらを先に行ってもかまわない。更に、第１半導体領域及び第２半導体領域を形成する工程の後に、第３半導体領域及び第４半導体領域を形成する工程を行ってもかまわない。
【００２５】
本発明の第４の特徴においては、第１拡散トレンチ及び第２拡散トレンチを介して、半導体基板中に第１半導体領域及び第２半導体領域を形成しているので、高温且つ長時間の熱拡散処理が不要で、生産性が向上する。又、高温且つ長時間の熱拡散処理に伴う結晶欠陥等の発生もない。又、比較的浅い拡散で良いので、第１半導体領域及び第２半導体領域の不純物密度の制御が容易である。更に、
第１拡散トレンチ及び第２拡散トレンチの内部に、高電導度の第１主電極プラグ及び第２主電極プラグを形成することにより、寄生抵抗の影響を十分小さくして、より精度の高い定電圧ダイオードを実現出来る。特に、広い面積で金属電極層が半導体領域に接触出来るので、オーミック接触に伴う接触抵抗を低く出来る。
【００２６】
本発明の第２〜４の特徴において、半導体基板を、一方の主面対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、この複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に有することが好ましい。この場合、半導体基板のいずれかの主面側に合成樹脂シートを貼着して合成樹脂シートを切断しないようにチップを切断することにより、各チップが合成樹脂シートに貼り付けられた状態で保管、搬送することが出来る。製品組込を行う際に、合成樹脂シートに貼り付けられたチップ状態の半導体装置を、扱えば良いので、取扱が容易になる。更に、半導体装置（半導体チップ）の側面が半導体基板の主面に対して直角をなしているので、コレット等の治具による取扱も容易である。
【００２７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１〜第３の実施の形態に係る半導体装置及びその製造方法について説明する。ただし、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、各層の厚みや厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２８】
（第１の実施の形態）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置としての定電圧ダイオード（半導体ダイオード）の構造を示す断面図である。本発明の第１の実施の形態に係る半導体ダイオード１０ａは、第１導電型の第１半導体領域１４、第２導電型の第２半導体領域１３、第１導電型の第３半導体領域１５、第２導電型の第４半導体領域１２、第１半導体領域１４よりも低不純物密度で第１導電型の第５半導体領域１６とから構成されている。第１導電型と第２導電型とは互いに反対導電型である。図１では第１導電型はｎ型で、第２導電型はｐ型であるが、全くこの逆でも良い。第１半導体領域１４は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有する。第２半導体領域１３は、第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が、第１半導体領域１４の第１端面と接合している。第３半導体領域１５は、第１半導体領域１４の第２端面において第１半導体領域１４に接合している。第４半導体領域１２は、第２半導体領域１３の第３端面において、第２半導体領域１３に接合している。第５半導体領域１６は、第１半導体領域１４の第１外周面及び第２半導体領域１３の第２外周面に接合した内周面を有し、且つ第３半導体領域１５と第４半導体領域１２との間に位置する。
【００２９】
即ち、第１導電型（ｎ型）のシリコン基板１１の他方の主面１１Ａ側から一方の主面１１Ｂ側へ向けて、順次、ｐ型の第４半導体領域１２、ｐ型の第２半導体領域１３、ｎ型の第１半導体領域１４、ｎ型の第３半導体領域１５とを備えている。又、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４の周囲を取り囲むように、ｎ型の第５半導体領域１６が形成されている。このｎ型の第５半導体領域１６は、他方の主面に沿うように形成されたｐ型の第４半導体領域１２と、他方の主面に沿うように形成されたｎ型の第３半導体領域１５とに接合するように形成されている。更に、シリコン基板１１の主面１１Ａ、１１Ｂの表面は、それぞれ金属薄膜でなる第１主電極層１８及び第２主電極層１７が形成されている。
【００３０】
図１（ａ）において、ｐ型の第４半導体領域１２は、シリコン基板１１の他方の主面１１Ａから所定深さの領域となるように全面に亙って形成されている。このｐ型の第４半導体領域１２は、例えばボロン（Ｂ）などのアクセプタ不純物がドープされている。
【００３１】
又、シリコン基板１１内部におけるｐ型の第４半導体領域１２の界面の中央部分には、高不純物密度でｐ型の第２半導体領域１３が接合されている。このｐ型の第２半導体領域１３は、ｐ型の第４半導体領域１２に先駆けて、シリコン基板１１の他方の主面１１Ａ側から、アクセプタ不純物を選択拡散して形成されている。
【００３２】
更に、このｐ型の第２半導体領域１３には、ｎ型の第１半導体領域１４が接合されている。このｎ型の第１半導体領域１４には、リン（Ｐ）、ヒ素（Ａｓ）などのドナー不純物が高不純物密度にドープされている。なお、ｐ型の第２半導体領域１３は、シリコン基板１１の一方の主面１１Ｂ側へ向けて膨出するように形成されている。このため、ｐ型の第２半導体領域１３とｎ型の第１半導体領域１４とが接合するｐｎ接合界面１９は湾曲面となっている。
【００３３】
そして、ｎ型の第３半導体領域１５は、シリコン基板１１の一方の主面１１Ｂ側全面から、ドナー不純物が高不純物密度（例えば２×１０¹⁹／ｃｍ³程度）にドープされて形成されている。
【００３４】
この結果、シリコン基板１１の他方の主面１１Ａ側に全面に亙って形成されたｐ型の第４半導体領域１２と、一方の主面１１Ｂ側に全面に亙って形成されたｎ型の第３半導体領域１５との間の領域において、シリコン基板１１の内部で、且つ半導体ダイオード１０ａの平面中央の位置に、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４が介在された構造となっている。又、これらｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４の周囲には、シリコン基板１１に固有の不純物密度（比較的低不純物密度）を有するｎ型の第５半導体領域１６が、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４を取り囲むように形成されている。このように、ｎ型の第１半導体領域１４は、それを取り囲むｎ型の第５半導体領域１６の不純物密度より高不純物密度に設定されている。
【００３５】
又、半導体ダイオード１０ａは、チップ側面（周面）２０がシリコン基板１１の両方の主面に対して略垂直をなすように形成されている。このチップ側面２０には、平坦な第２ｐｎ接合界面（ｐ型の第４半導体領域１２と比較的低不純物密度でｎ型の第５半導体領域１６とのｐｎ接合界面１９Ａ）の終端部が露呈している。
【００３６】
本発明の第１の実施の形態に係る半導体ダイオード１０ａにおいては、ｐ型の第４半導体領域１２が横方向に均一な不純物密度になっている。ここで、高不純物密度でｎ型の第１半導体領域１４はｐ型の第４半導体領域１２の中央部分から膨出するｐ型の第２半導体領域１３に接合している。このため、第１主電極層１８及び第２主電極層１７間に逆方向電圧を印加したときに、湾曲した第１ｐｎ接合界面１９及び平坦な第２ｐｎ接合界面１９Ａでの降伏の起こり方を見ると、ｐ型の第２半導体領域１３とｎ型の第１半導体領域１４との第１ｐｎ接合界面（内部領域）１９は、ｐ型の第４半導体領域１２とｎ型の第５半導体領域１６との第２ｐｎ接合界面（周囲の領域）１９Ａに先駆けて降伏を起こす。これは、耐圧がｎ型半導体領域の不純物密度に起因するためである。即ち、第１の実施の形態では、外部に第２ｐｎ接合界面が露出する部分があっても、ｐｎ接合界面の降伏は内部領域の第１ｐｎ接合界面１９で発生して、外部露出部分のｐｎ接合界面には表面電界強度の負担がかからない構造となっている。
【００３７】
又、本発明の第１の実施の形態に係る半導体ダイオード１０ａでは、ｐ型の第２半導体領域１３とｎ型の第１半導体領域１４との第１ｐｎ接合界面１９が、シリコン基板１１の深い領域に形成されているため、ｎ型の第１半導体領域１４がｎ型半導体領域１２と直接接合する構造に比較して耐圧を向上することが出来る。
【００３８】
第１の実施の形態に係る半導体ダイオード１０ａでは、チップ側面２０を外部環境から保護する目的での酸又はアルカリ系薬液による湿式洗浄などの表面処理や絶縁膜による被覆処理を削減することが可能となる。又、チップ側面２０では、多少の表面状態の変化や表面破損が生じることを許容することが出来るため、チップの取扱性が容易となる。
【００３９】
又、本発明の第１の実施の形態に係る半導体ダイオード１０ａでは、中央のｎ型の第１半導体領域１４とｐ型の第２半導体領域１３とのｐｎ接合の耐圧は、ｎ型の第１半導体領域１４の不純物密度Ｎ_Bにより決定される。ｐ型の第２半導体領域１３とｎ型の第１半導体領域１４との第１ｐｎ接合界面１９が片側階段接合を構成していると仮定すれば、雪崩（アバランシェ）降伏による耐圧Ｖ_Ｂは、
Ｖ_Ｂ＝ε_sＥ_m ²／（２ｑＮ_B）・・・・・（１）
で与えられる。ここで、ε_sは半導体基板の比誘電率、Ｅ_mは半導体基板に固有の雪崩降伏が開始される電界強度（最大電界強度）、ｑは電子の素電荷量、Ｎ_Bは第１半導体領域１４の不純物密度である。即ち、第１半導体領域１４の不純物密度Ｎ_Bが、シリコンウェハの不純物密度、即ち、第４半導体領域１５の不純物密度より十分に高ければ、半導体ダイオード１０ａの耐圧は第１半導体領域１４の不純物密度Ｎ_Bにのみ依存し、製造に用いる母材（シリコンウェハ）の不純物密度には依存しない。このため、第１半導体領域１４の不純物密度Ｎ_Bを式（１）にしたがい適宜設計し、この不純物密度Ｎ_Bを管理すれば、所望の耐圧が得られるので、シリコンウェハの比抵抗（抵抗率）ρを高精度に制御する必要はない。したがって、第１半導体領域１４の不純物密度Ｎ_Bより比較的高抵抗の基板であれば、任意の市販のシリコンウェハを利用して、所望の耐圧を有した定電圧ダイオード１０の製造を行うことが出来る。因に、第１の実施の形態では、シリコンウェハとしては、比抵抗ρが１〜２５０Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５．５×１０¹⁵／ｃｍ³〜１．８×１０¹³／ｃｍ³程度の範囲に相当）の広い範囲のものを用いて製造を行うことが可能となる。更に、高耐圧の電力用半導体装置であれば、比抵抗ρが１０００Ω・ｃｍ以上（ｎ型のシリコンでは、不純物密度５×１０¹²／ｃｍ³程度以下の範囲に相当）の広い範囲のもの等を用いれば良い。
【００４０】
更に、本発明の第１の実施の形態に係る半導体ダイオード１０ａでは、シリコンウェハから切断されたチップのチップ側面２０がシリコン基板１１の両方の主面に対して略垂直をなすため、例えば、製品組立（アセンブル）工程において、コレット等の治具へチップを装着し易いなどのチップ取扱性を向上する構造となっている。
【００４１】
図１（ｂ）は、本発明の第１の実施の形態の変形例に係る半導体装置としての定電圧ダイオード（半導体ダイオード）１０ｂの構造を示す断面図である。図１（ｂ）に示す本発明の第１の実施の形態の変形例に係る半導体ダイオード１０ｂは、図１（ａ）よりも高耐圧の定電圧ダイオードであり、ｎ型の第１半導体領域１４と、ｎ型の第３半導体領域１５との間に、第１半導体領域１４よりも低不純物密度でｎ型の第５半導体領域１６の薄い層が挟まれている。低不純物密度でｎ型の第５半導体領域１６の薄い層が挟まれている分だけ、図１（ａ）よりも降伏電圧が高くなる。他は、図１（ａ）に示した本発明の第１の実施の形態に係る半導体装置１０ａと同様であるので、重複した説明を省略する。
【００４２】
次に、本発明の第１の実施の形態に係る半導体ダイオード１０ａを製造する方法について図２〜図１２に示す工程断面図（その１〜１１）を用いて説明する。
【００４３】
（イ）まず、図２に示すように、第１導電型（ｎ型）のシリコン基板（シリコンウェハ）１１を用意する。そして、このシリコン基板１１の一方の主面１１Ｂ及び他方の主面１１Ａに熱酸化を行って、それぞれ厚さ３００ｎｍ〜１．５μｍの酸化膜４１，２１を形成する。その後、フォトリソグラフィー技術を用いて、他方の主面１１Ａの酸化膜２１を加工する。即ち、図２に示すように、酸化膜２１の上に、例えばネガ型のフォトレジスト２２をスピンコーティングなどによって塗布する。次いで、図２に示すように、後述する開口部２２Ａを形成、加工する部分を覆うような（ｎ型の第１半導体領域１４を形成するための）パターンを有するフォトマスク２３を配置して、露光光を照射する。
【００４４】
（ロ）図３は、フォトレジスト２２を露光後、現像した状態を示す。このようにパターニングされたフォトレジスト２２をマスクとして、ウェットエッチング又はドライエッチングを行って、フォトレジスト２２の開口部２２Ａ内で露出する酸化膜２１をエッチングしてシリコン基板１１の表面の一部を露出させる。
【００４５】
この際、一方の主面１１Ｂ側の酸化膜４１の上にも、フォトレジスト（図示省略）を塗布し、酸化膜４１を保護しておく。その後、フォトレジスト２２を剥離すると図４に示すような状態となる。図４に示すように酸化膜２１に、開口部２１Ａが形成される。
【００４６】
（ハ）次に、酸化膜２１の開口部２１Ａで窓明されたシリコン基板１１上へ、ｎ型不純物元素であるリン（Ｐ）やヒ素（Ａｓ）などのドーパントを含む不純物添加薄膜（例えば高不純物密度でドープされたリンガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜）２４を堆積させ、所定温度、所定時間での熱処理を施して選択拡散を行い、高不純物密度でｎ型の第１半導体領域１４ａを形成する。その後、不純物添加薄膜２４を除去する。第１半導体領域１４ａの拡散深さは、最終的にはシリコン基板１１の厚さの半分程度の深い拡散になるため、ｎ型不純物元素としては、拡散係数の大きなリン（Ｐ）が好ましい。特に、後述するｐ型の第２半導体領域１３を形成する際のｐ型不純物の拡散係数よりも拡散係数が大きいｎ型不純物元素を選択することが好ましい。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯＣｌ₃）等の液体ソースを用いた気相拡散法でも良い。又³¹Ｐ^＋等の不純物イオンをイオン注入法により、３×１０¹⁵ｃｍ⁻ ²〜５×１０¹⁶ｃｍ⁻ ²等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。⁷⁵Ａｓ^＋をイオン注入法により導入しても良いが、ヒ素（Ａｓ）は拡散係数が小さいので、熱拡散に高温・長時間を要すので好ましくない。不純物添加薄膜２４を用いた場合は、その後、不純物添加薄膜２４をウェットエッチング又はドライエッチングを行って除去する。不純物添加薄膜２４を用いない場合でも、ドライブイン時に拡散窓中に形成されるリンガラス等をウェットエッチング又はドライエッチングを行って除去する。
【００４７】
（ニ）続いて、シリコン基板１１の他方の主面１１Ａをフォトレジスト（図示省略）で被覆して、シリコン基板１１の一方の主面１１Ｂの酸化膜４１を除去する。そして、図６に示すように、シリコン基板１１の一方の主面１１Ｂに、リン（Ｐ）やヒ素（Ａｓ）などのドナー不純物を全面に拡散して高不純物密度（例えば、２×１０¹⁹／ｃｍ³程度）のｎ型の第３半導体領域１５を形成する。このとき、図５のｎ型の第１半導体領域１４ａは更に深く押し込まれて、ｎ型の第１半導体領域１４ｂとなる。ｎ型の第１半導体領域１４ｂの周囲の領域は、シリコン基板１１に固有の不純物密度を維持しているｎ型の第５半導体領域１６である。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯＣｌ₃）等の液体ソースを用いた気相拡散法でも良い。又³¹Ｐ^＋，⁷⁵Ａｓ^＋等の不純物イオンをイオン注入法により、３×１０¹⁵ｃｍ⁻ ²〜５×１０¹⁶ｃｍ⁻ ²等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。第１半導体領域１４ｂと第３半導体領域１５との間に挟まれたシリコン基板１１からなる層の厚さは、後述するｐ型の第４半導体領域１２を全面に形成する工程（図１０参照）時に押し込まれ、最終的に第１半導体領域１４と第３半導体領域１５とが完全に接合する厚さに選定しておけば良い。図６に示すように、ドライブイン時に、シリコン基板１１の一方の主面１１Ｂ及び他方の主面１１Ａの拡散窓中に形成されるリンガラス等をウェットエッチング又はドライエッチングを行って除去する。
【００４８】
（ホ）次に、シリコン基板１１の一方の主面１１Ｂに熱酸化を行って、厚さ３００ｎｍ〜１．５μｍの酸化膜４２を形成する。この際、シリコン基板１１の他方の主面１１Ａの第１半導体領域１４を形成に用いた拡散窓中にも、厚さ３００ｎｍ〜１．５μｍの酸化膜４３が形成される。シリコン基板１１の他方の主面１１Ａ酸化膜２１も若干膜厚が増加する。そして、図７に示すように、シリコン基板１１の他方の主面１１Ａ側に例えばネガ型のフォトレジスト２５を例えばスピンコーティングして塗布する。そして、ｐ型の第２半導体領域１３を形成するためのパターンを有するフォトマスク２６をフォトレジスト２５の上方に適宜配置して、露光光を照射する。このフォトマスク２６における非露光部分のパターンは、図２に示したフォトマスク２３における非露光部分のパターンより面積の広いものを用いる。
【００４９】
（ヘ）続いて、このように露光が行われたフォトレジスト２５を現像した後、フォトレジスト２５の開口部２５Ａ内に露出する酸化膜２１を、ウェットエッチング又はドライエッチングにて除去して図８に示す状態にする。この際、一方の主面１１Ｂ側の酸化膜４２の上にも、フォトレジスト（図示省略）を塗布し、酸化膜４２を保護しておく。
【００５０】
（ト）その後、フォトレジスト２５を剥離し、アクセプタ不純物である例えばボロン（Ｂ）などのドーパントを含む不純物添加薄膜（例えば高不純物密度でドープされたボロンガラス（ＢＳＧ）膜など）２７を堆積させる。そして、所定温度、所定時間での熱処理を施して選択拡散を行い、図９に示すように、露出したシリコン基板１１の他方の主面１１Ａ側から高不純物密度でｐ型の第２半導体領域１３ａを形成する。このｐ型の第２半導体領域１３ａの形成のためのドライブイン（熱処理）により、図８に示したｎ型の第１半導体領域１４ｂは更に中に押し込まれ、第１半導体領域１４ｃとなる。しかし、この段階では、第１半導体領域１４ｃと第３半導体領域１５との間に、シリコン基板１１からなる薄い層が介在していてもかまわない。第１半導体領域１４ｃの先端と第３半導体領域１の先端との間に挟まれたシリコン基板１１からなる層の厚さは、後述するｐ型の第４半導体領域１２を全面に形成する工程（図１０参照）時に押し込まれ、最終的に第１半導体領域１４と第３半導体領域１５とが完全に接合すれば良い。その後、他方の主面１１Ａ側の不純物添加薄膜２７と酸化膜２１をウェットエッチング又はドライエッチングにより除去する。ウェットエッチングの場合は、一方の主面１１Ｂ側の酸化膜４２の上にも、フォトレジスト（図示省略）を塗布し、酸化膜４２を保護しておくことは勿論である。
【００５１】
（チ）次に、図１０に示すように、シリコン基板１１の他方の主面１１Ａ側から、例えばボロン（Ｂ）などのアクセプタ不純物を全面に拡散し、ｐ型の第４半導体領域１２を形成する。このｐ型の第４半導体領域１２の形成のためのドライブイン（熱処理）により、図９に示したｐ型の第２半導体領域１３ａ及び第１半導体領域１４ｃの先端は更に中に押し込まれ、ｐ型の第２半導体領域１３及び第１半導体領域１４となる。この結果、図１０に示すように、第１半導体領域１４と第３半導体領域１５とが完全に接合する。ｐ型の第４半導体領域１２を形成するためのアクセプタ不純物の全面拡散は、ボロンガラス（ＢＳＧ）膜等の不純物添加薄膜を用いる方法でも、窒化ボロン（ＢＮ）等の固体ソース、三臭化硼素（ＢＢｒ₃）等の液体ソースを用いた気相拡散法でも良い。又¹¹Ｂ^＋，⁴⁹ＢＦ₂ ^＋等の不純物イオンをイオン注入法により、３×１０¹⁵ｃｍ⁻ ²〜５×１０¹⁶ｃｍ⁻ ²等の所定のドーズ量を注入し、その後所望の深さまでドライブイン（熱処理）しても良い。この結果、図１０に示すように、シリコン基板１１の他方の主面１１Ａ側に全面に亙って形成されたｐ型の第４半導体領域１２と、一方の主面１１Ｂ側に全面に亙って形成されたｎ型の第３半導体領域１５との間の領域において、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４が介在された構造となっている。又、これらｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４の周囲には、シリコン基板１１に固有の不純物密度を有するｎ型の第５半導体領域１６が、これらｐ型の第２半導体領域１３及びｎ型の第１半導体領域１４を取り囲むように形成されている。そして、ｎ型の第１半導体領域１４は、それを取り囲むｎ型の第５半導体領域１６の不純物密度より高不純物密度に設定されている。又、このｎ型の第１半導体領域１４は、ｐ型の第４半導体領域１２の中央部分から膨出するｐ型の第２半導体領域１３に接合して湾曲面でなる第１ｐｎ接合界面１９を形成している。更に、ｐ型の第４半導体領域１２と比較的低不純物密度でｎ型の第５半導体領域１６は、接合して第２ｐｎ接合界面１９Ａを形成している。
【００５２】
（リ）その後、図１１に示すように、ｐ型半導体層１２の表面とｎ型半導体層１５の表面には、真空蒸着法やスパッタリング法等により金属薄膜を堆積させて、厚さ１μｍ〜１０μｍ程度の第１主電極層１８及び第２主電極層１７を形成する。
【００５３】
（ヌ）最後に、図１２に示すように、シリコン基板１１の例えば一方の主面１１Ｂ側（電極層１８の外側）に全体に亙って合成樹脂シート２８を貼り付け、図１２に一点鎖線で示すダイシングライン２９に沿って切断を行う。合成樹脂シート２８は、具体的には、ポリエチレンフィルム、ポリプロピレンフィルム、ポリ塩化ビニルフィルム、ポリエチレンテレフタレートフィルム、ポリブチレンテレフタレートフィルム、ポリブテンフィルム、ポリブタジエンフィルム、ポリウレタンフィルム、ポリメチルペンテンフィルム、エチレン−酢酸ビニル共重合体フィルム、エチレン−（メタ）アクリル酸共重合体フィルム、エチレン−（メタ）アクリル酸メチル共重合体フィルム、エチレン−（メタ）アクリル酸エチル共重合体フィルム等が用いられる。又、合成樹脂シート２８は、これらの積層フィルムであっても良い。合成樹脂シート２８の膜厚は、通常は１０〜３００μｍ程度であり、好ましくは５０〜２００μｍ程度である。そして、このようにしてダイシングライン２９で切断された面は、上記したチップ側面２０となる。この切断工程によって形成されたチップは、図１（ａ）に示した半導体ダイオード１０ａとして用いることが出来る。なお、切断工程の後は、チップ状態の半導体ダイオード１０ａを合成樹脂シート２８に貼り付けられた状態で保管、搬送することが出来る。このため、製品組込を行う際に、合成樹脂シート２８に貼り付けられた半導体ダイオード１０ａを例えばコレット等の治具に装着する際も容易に取扱うことが出来る。
【００５４】
本発明の第１の実施の形態に係る半導体装置の製造方法によれば、ダイシング工程による切断によりチップ側面２０を形成するため、半導体ダイオード１０ａのチップ側面２０がシリコン基板１１の両方の主面に対して略垂直に形成される。このため、従来のようなベベル構造を形成するための様々な加工工程を行う必要がなく、製造工程数を大幅に少なくすることが可能となる。
【００５５】
（第２の実施の形態）
ここで、本発明の第２の実施の形態に係る半導体ダイオード１０ｃを図１３を用いて説明する。
【００５６】
図１３に示す半導体ダイオード１０ｃでは、第１の実施の形態とは逆に、ｎ型の第１半導体領域３４がシリコン基板１１の一方の主面１１Ｂ側から選択拡散されて形成されている。このため、図１３に示すように、ｐ型の第２半導体領域１３は下に凸の湾曲面を有し、ｎ型の第１半導体領域３４は、上に凸の湾曲面を有している。即ち、ｐ型の第４半導体領域１２及び第２半導体領域１３は、シリコン基板１１の他方の主面１１Ａ側から拡散され、ｎ型の第３半導体領域１５及び第１半導体領域３４は、シリコン基板１１の一方の主面１１Ｂ側から拡散されて形成されている。このため、第２の実施の形態では、ｎ型とｐ型のキャリアの補償等の問題は発生しない。したがって、第１の実施の形態に係る半導体ダイオード１０ａ，１０ｂに比して、各半導体領域のｎ型不純物密度及びｐ型不純物密度を制御し易いという利点がある。他は、第１の実施の形態で用いた半導体ダイオード１０ａと実質的に同一の構造であり、ほぼ同一の機能を果たすので、重複した説明を省略する。
【００５７】
次に、本発明の第２の実施の形態に係る半導体ダイオード１０ｃを製造する方法について図１４〜図１８に示す工程断面図（その１〜５）を用いて説明する。
【００５８】
（イ）まず、第１導電型（ｎ型）のシリコン基板（シリコンウェハ）１１を用意する。そして、このシリコン基板１１の一方の主面１１Ｂ及び他方の主面１１Ａに熱酸化を行って、それぞれ厚さ３００ｎｍ〜１．５μｍの酸化膜４１，２１を形成する。その後、フォトリソグラフィー技術及びエッチング技術を用いて、他方の主面１１Ａの酸化膜２１に、拡散窓を形成する。そして、この拡散窓を用いて、ｐ型不純物を選択的に導入（プレデポシション）する。その後、プレデポシション時にシリコン基板１１の他方の主面１１Ａの拡散窓中に形成されるボロンガラス（ＢＳＧ）等をウェットエッチングを行って除去する。プレデポシションにより導入された直後のｐ型不純物は、図１４に示すように１μｍ程度以下の極く浅い第２半導体領域１３ａを形成している。
【００５９】
（ロ）更に、シリコン基板１１を熱酸化を行って、他方の主面１１Ａの拡散窓中に厚さ３００ｎｍ〜５００ｎｍの酸化膜４４を形成し、他方の主面１１Ａを酸化膜２１、４４で完全に被覆する。その後、フォトリソグラフィー技術及びエッチング技術を用いて、一方の主面１１Ｂの酸化膜４１に、拡散窓を形成する。そして、この拡散窓を用いて、ｎ型不純物を選択的に導入（プレデポシション）し、図１５に示すように第１半導体領域３４ａを形成する。図１５は、プレデポシション時に、シリコン基板１１の一方の主面１１Ｂの拡散窓中に形成されるリンガラス（ＰＳＧ）等をウェットエッチングを行って除去した状態を示す。ｎ型不純物のプレデポシションの際の熱処理により、第２半導体領域１３ａも、図１４に示す拡散深さよりも、若干深く押し込まれて第２半導体領域１３ｂとなる。更に、酸化性雰囲気中で、所定の拡散温度でドライブイン（熱処理）し、図１６に示すような、第１半導体領域３４ｃと第２半導体領域１３ｂとを形成する。酸化性雰囲気中でのドライブインにより、シリコン基板１１の一方の主面１１Ｂの拡散窓中にも、酸化膜４５が形成される。この時点では、第１半導体領域３４ｃと第２半導体領域１３ｂとの間に、シリコン基板１１からなる層が介在している。
【００６０】
（ハ）次に、一方の主面１１Ｂの酸化膜４１を全面除去し、一方の主面１１Ｂにｎ型不純物を導入（プレデポシション）し、更に熱処理し、図１７に示すように第３半導体領域１５ａを全面に形成する。図１７は、第３半導体領域１５ａを形成時にシリコン基板１１の一方の主面１１Ｂに形成されるＰＳＧ等をウェットエッチングを行って除去した後の状態を示す。この時点では、図１６の第１半導体領域３４ｃと第２半導体領域１３ｂとは更に深く押し込まれ、第１半導体領域３４ｄと第２半導体領域１３ｃとなるが、第１半導体領域３４ｄと第２半導体領域１３ｃの間には、まだ薄いシリコン基板１１からなる層が介在している。
【００６１】
（ニ）この後、更に、シリコン基板１１を熱酸化を行って、一方の主面１１Ｂに厚さ３００ｎｍ〜５００ｎｍの酸化膜４６を形成する。この後、他方の主面１１Ａの酸化膜２１を全面除去し、他方の主面１１Ａにｐ型不純物を導入（プレデポシション）し、更に熱処理し、図１８に示すように第４半導体領域１２を全面に形成する。図１８は、第４半導体領域１２を形成時にシリコン基板１１の他方の主面１１Ａに形成されるＢＳＧ等をウェットエッチングを行って除去した後の状態を示す。この時点では、図１７の第１半導体領域３４ｄと第２半導体領域１３ｃは更に深く互いに押し込まれ、第１半導体領域３４と第２半導体領域１３となり、互いにｐｎ接合を形成している。この結果、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４の周囲には、シリコン基板１１に固有の不純物密度を有するｎ型の第５半導体領域１６が、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４を取り囲むように残留する。
【００６２】
（ホ）その後は、第１の実施の形態で説明した図１１以降の工程と全く重複するので、説明を省略する。
【００６３】
本発明の第２の実施の形態に係る半導体ダイオード１０ｃの製造方法において、第１半導体領域３４を形成する工程と第２半導体領域１３を形成する工程とはどちらを先に行ってもかまわない。又、第３半導体領域１５を形成する工程と第４半導体領域１２を形成する工程とは、どちらを先に行ってもかまわない。
【００６４】
（第３の実施の形態）
図１９は、本発明の第３の実施の形態に係る半導体装置としての定電圧ダイオード（半導体ダイオード）の構造を示す断面図である。本発明の第３の実施の形態に係る半導体ダイオード１０ｄは、第１導電型（ｎ型）の第１半導体領域３４、第２導電型（ｐ型）の第２半導体領域１３、第１導電型（ｎ型）の第３半導体領域１５、第２導電型（ｐ型）の第４半導体領域１２、第１半導体領域３４よりも低不純物密度で第１導電型（ｎ型）の第５半導体領域１６とから構成されている。第１導電型と第２導電型とは互いに反対導電型であればよく、第１導電型がｐ型で、第２導電型がｎ型でもかまわない。図１９に示すように、第１半導体領域３４は、第１端面及びこの第１端面に対向した第２端面、更に第１及び第２端面を接続する第１外周面を有する。第２半導体領域１３は、第３端面及びこの第３端面に対向した第４端面、更に第３及び第４端面を接続する第２外周面を有し、第４端面が、第１半導体領域３４の第１端面と接合している。第３半導体領域１５は、第１半導体領域３４の第２端面において第１半導体領域３４に接合している。第４半導体領域１２は、第３端面の近傍の第２外周面の一部において、第２半導体領域１３に接合している。第５半導体領域１６は、第１半導体領域３４の第１外周面及び第２半導体領域１３の第２外周面に接合した内周面を有し、且つ第３半導体領域１５と第４半導体領域１２との間に位置する。
【００６５】
ｎ型の第１半導体領域３４には、凹部（Ｕ溝）が形成され、凹部の内部に第１半導体領域３４とオーミック接触するように第１半導体領域３４よりも高電導率の第１主電極プラグ６４が埋め込まれている。ｐ型の第２半導体領域１３の内部にも、凹部（Ｕ溝）が形成され凹部の内部に第２半導体領域１３とオーミック接触するように第２半導体領域１３よりも高電導率の第２主電極プラグ６３が埋め込まれている。第１主電極プラグ６４及び第２主電極プラグ６３は、それぞれ、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属、これらのシリサイド（ＷＳｉ_２，ＴｉＳｉ_２，ＭｏＳｉ_２）等により構成された高電導率の材料から構成されている。不純物を添加した多結晶シリコン（ポリシリコン）や、これらのシリサイドを用いたポリサイドで構成しても良い。又、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４の周囲を取り囲むように、ｎ型の第５半導体領域１６が形成されている。このｎ型の第５半導体領域１６は、他方の主面に沿うように形成されたｐ型の第４半導体領域１２と、他方の主面に沿うように形成されたｎ型の第３半導体領域１５とに接合するように形成されている。更に、シリコン基板１１の主面１１Ａ、１１Ｂの表面は、それぞれオーミック接触するようにアルミニウム（Ａｌ）等の金属薄膜からなる第１主電極層１８及び第２主電極層１７が形成されている。更に、第１主電極層１８は、第１主電極プラグ６４を介してｎ型の第１半導体領域３４に接続されている。同様に、第２主電極層１７は、第２主電極プラグ６３を介してｐ型の第２半導体領域１３に接続されている。
【００６６】
この結果、シリコン基板１１の他方の主面１１Ａ側に全面に亙って形成されたｐ型の第４半導体領域１２と、一方の主面１１Ｂ側に全面に亙って形成されたｎ型の第３半導体領域１５との間の領域において、且つ半導体ダイオード１０ｄの平面中央の位置に、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４が介在された構造となっている。又、これらｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４の周囲には、シリコン基板１１に固有の不純物密度（比較的低不純物密度）を有するｎ型の第５半導体領域１６が、ｐ型の第２半導体領域１３及びｎ型の第１半導体領域３４を取り囲むように形成されている。
【００６７】
図示を省略しているが、図１及び図１３と同様に、半導体ダイオード１０ｄは、チップ側面（周面）が、シリコン基板１１の両方の主面に対して略垂直をなすように形成される。この結果、チップ側面には、第２ｐｎ接合界面（ｐ型の第４半導体領域１２と比較的低不純物密度でｎ型の第５半導体領域１６とのｐｎ接合界面）の終端部が露呈するのは、第１及び第２の実施の形態と同様である。
【００６８】
本発明の第３の実施の形態に係る半導体ダイオード１０ｄにおいては、式（１）で規定される所定の不純物密度Ｎ_Bに設定されたｎ型の第１半導体領域３４が、ｐ型の第４半導体領域１２の中央部分から膨出するｐ型の第２半導体領域１３に接合し、基板１１の内部に局在した第１ｐｎ接合界面を構成している。このため、第１主電極層１８及び第２主電極層１７間に逆方向電圧を印加したときに、内部に局在したｐｎ接合界面（第１ｐｎ接合界面）及びチップ側面に露呈した周辺部のｐｎ接合界面での降伏の起こり方を見ると、ｐ型の第２半導体領域１３とｎ型の第１半導体領域３４との間に局在したｐｎ接合界面（第１ｐｎ接合界面）は、ｐ型の第４半導体領域１２とｎ型の第５半導体領域１６との第２ｐｎ接合界面（周囲の領域）に先駆けて降伏を起こす。これは、耐圧がｎ型半導体領域３４，１６の不純物密度に起因するためである。即ち、第３の実施の形態では、外部に第２ｐｎ接合界面が露出する部分があっても、ｐｎ接合界面の降伏は、内部に局在したｐｎ接合界面（第１ｐｎ接合界面）で発生して、外部露出部分のｐｎ接合界面には表面電界強度の負担がかからない構造となっている。
【００６９】
このような第１主電極プラグ６４及び第２主電極プラグ６３を形成することにより、ｎ型の第１半導体領域３４及びｐ型の第２半導体領域１３に、それぞれ直接、金属電極層を接続することが出来るという利点がある。図１９では、第１主電極プラグ６４と第２主電極プラグ６３との間で、半導体素子の主電流の通路となる動作領域が定義される。更に、第１主電極層１８及び第２主電極層１７を含めて広い面積で金属電極層が半導体領域に接触出来るので、オーミック接触に伴う接触抵抗を低く出来る。したがって、寄生抵抗の影響を十分小さくして、より精度の高い定電圧ダイオードを実現出来る。他は、第１の実施の形態で用いた半導体ダイオード１０ａと実質的に同一の構造であり、ほぼ同一の機能を果たすので、重複した説明を省略する。
【００７０】
次に、本発明の第３の実施の形態に係る半導体ダイオード１０ｄを製造する方法について図２０〜図２３に示す工程断面図（その１〜４）を用いて説明する。
【００７１】
（イ）まず、第１導電型（ｎ型）のシリコン基板（シリコンウェハ）１１を用意する。そして、このシリコン基板１１の一方の主面１１Ｂ及び他方の主面１１Ａに熱酸化を行って、それぞれ厚さ８００ｎｍ〜２．０μｍの酸化膜を形成する。その後、シリコン基板１１の他方の主面１１Ａをフォトレジストで被覆して、シリコン基板１１の一方の主面１１Ｂの酸化膜を除去する。そして、シリコン基板１１の一方の主面１１Ｂに、ドナー不純物を全面に拡散して高不純物密度でｎ型の第３半導体領域１５を形成する。酸化性雰囲気でドライブインし、シリコン基板１１の一方の主面１１Ｂに厚さ８００ｎｍ〜２．０μｍの酸化膜５２を形成する。その後、シリコン基板１１の一方の主面１１Ｂをフォトレジストで被覆して、シリコン基板１１の他方の主面１１Ａの酸化膜を除去する。そして、他方の主面１１Ａからアクセプタ不純物を導入し、酸化性雰囲気でドライブインし、図２０に示すような高不純物密度でｐ型の第４半導体領域１２を全面に形成する。この際、図２０に示すように、シリコン基板１１の他方の主面１１Ａに厚さ３００ｎｍ〜１．５μｍの酸化膜５１が形成される。なお、第３半導体領域１５の形成と第４半導体領域１２の形成をどちらを先に行ってもかまわない。
【００７２】
（ロ）その後、フォトリソグラフィー技術及び反応性イオンエッチング（ＲＩＥ）を用いて、一方の主面１１Ｂの酸化膜５２を選択的にエッチングし、シリコン基板１１の一方の主面１１Ｂを露出させる。酸化膜５２のエッチングに用いたフォトレジストを除去後、酸化膜５２をマスクとして用い、例えば三塩化硼素（ＢＣｌ₃）、四塩化珪素（ＳｉＣｌ₄）、三塩化リン（ＰＣｌ₃）等の塩素系エッチングガスを用いたＲＩＥ若しくは電子サイクロトロン共鳴（ＥＣＲ）イオンエッチング等により、図２１に示すような第１拡散トレンチ６２を形成する。第１拡散トレンチ６２は、ｎ型の第３半導体領域１５を貫通する深さ、例えば１００μｍ〜１５０μｍ程度の深さに形成する。同様に、酸化膜５１をパターニングしたエッチングマスクとして用い、シリコン基板１１の他方の主面１１Ａにも、図２１に示すような第２拡散トレンチ６１を形成する。第２拡散トレンチ６１は、ｐ型の第４半導体領域１２を貫通する深さ、例えば１００μｍ〜１５０μｍ程度の深さに形成する。
【００７３】
（ハ）そして、このシリコン基板１１の熱酸化を行って、第１拡散トレンチ６２及び第２拡散トレンチ６１の内部に厚さ３００ｎｍ〜６００ｎｍの酸化膜５３を形成する。その後、シリコン基板１１の他方の主面１１Ａにフォトレジストを塗布し、再び、フォトリソグラフィー技術により第２拡散トレンチ６１の位置のフォトレジストのみを除去する。更に、シリコン基板１１の一方の主面１１Ｂをフォトレジストで被覆して、第２拡散トレンチ６１の内部の酸化膜を選択的に除去する。そして、第２拡散トレンチ６１の内壁及び底部に露出したシリコン基板１１に対し、アクセプタ不純物を導入し、所定の深さ例えば、１０μｍ〜１５μｍ程度の深さにドライブインし、図２２に示すような高不純物密度でｐ型の第２半導体領域１３を第２拡散トレンチ６１の近傍に選択的に形成する。
【００７４】
（ニ）ｐ型の第２半導体領域１３形成のドレイブインを酸化性雰囲気で行うことにより、第２拡散トレンチ６１の内部に厚さ３００ｎｍ〜６００ｎｍの酸化膜５４を形成する。その後、シリコン基板１１の一方の主面１１Ｂにフォトレジストを塗布し、再び、フォトリソグラフィー技術により第１拡散トレンチ６２の位置のフォトジストのみを除去する。更に、シリコン基板１１の他方の主面１１Ａをフォトレジストで被覆して、第１拡散トレンチ６２の内部の酸化膜を選択的に除去する。そして、第１拡散トレンチ６２の内壁及び底部に露出したシリコン基板１１に対し、ドナー不純物を導入し、所定の深さ、例えば、３０μｍ〜５０μｍ程度の深さにドライブインし、図２３に示すような高不純物密度でｎ型の第１半導体領域３４を第１拡散トレンチ６２の近傍に選択的に形成する。この際、ｐ型の第２半導体領域１３も更に深く拡散される。この結果、図２３に示すように、ｎ型の第１半導体領域３４とｐ型の第２半導体領域１３との界面に局在したｐｎ接合界面（第１ｐｎ接合界面）が形成される。なお、第１半導体領域３４を先に形成してから第２半導体領域１３を形成してもかまわない。
【００７５】
（ホ）この後、Ｗ、Ｔｉ、Ｍｏ等の高融点金属、これらのシリサイド（ＷＳｉ_２，ＴｉＳｉ_２，ＭｏＳｉ_２）等を、第１拡散トレンチ６２及び第２拡散トレンチ６１の内部に選択的にＣＶＤし、第１拡散トレンチ６２及び第２拡散トレンチ６１の内部に、第１主電極プラグ６４及び第２主電極プラグ６３をそれぞれ埋め込む。高融点金属やこれらのシリサイドを全面にＣＶＤして、エッチバック若しくは、化学的機械研磨（ＣＭＰ）等により平坦化しても良い。この後は、第１の実施の形態で説明した図１１の工程以降と同様であり、重複した説明を省略する。
【００７６】
なお、第１拡散トレンチ６２及び第２拡散トレンチ６１の内部に、第１半導体領域３４及び第２半導体領域１３を形成してから、第３半導体領域１５及び第４半導体領域１２の形成することも可能である。
【００７７】
本発明の第３の実施の形態に係る半導体ダイオード１０ｄの製造方法によれば、第１拡散トレンチ６２及び第２拡散トレンチ６１を介して、半導体基板１１中に第１半導体領域３４及び第２半導体領域１３を形成しているので、高温且つ長時間の熱拡散処理が不要で、生産性が向上する。又、高温且つ長時間の熱拡散処理に伴う結晶欠陥等の発生もない。又、比較的浅い拡散で良いので、第１半導体領域３４及び第２半導体領域１３の不純物密度の制御が容易である。
【００７８】
（その他の実施の形態）
以上、本発明の第１から第３の実施の形態について説明したが、上記の実施の形態の開示の一部をなす論述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７９】
例えば、図３に示す工程で、他方の主面１１Ａの酸化膜２１をエッチングして選択拡散用の拡散窓を形成する際、一方の主面１１Ｂ側の酸化膜４１の上にも、フォトレジスト（図示省略）を塗布し、酸化膜４１を保護した。しかし、この際、一方の主面１１Ｂ側の酸化膜４１を保護しないで、酸化膜４１を全面除去しても良い。そして、酸化膜２１の開口部２１Ａにｎ型不純物元素を選択拡散し、第１半導体領域１４を形成する際に、同時に、シリコン基板１１の一方の主面１１Ｂにもｎ型不純物元素を全面に拡散して、ｎ型の第３半導体領域１５を形成しても良い。この方が工程数が削減出来る。
【００８０】
又、上記の実施の形態の説明では、半導体ダイオード１０ａとして定電圧ダイオードに適することを述べたが、定電圧ダイオードよりも高耐圧の電力用半導体装置に本発明を適用することも勿論可能である。
【００８１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００８２】
【発明の効果】
以上の説明から明らかなように、本発明によれば、降伏を起こすｐｎ接合界面が半導体基板の内部に位置するため、周縁のｐｎ接合界面が露呈する半導体装置側面で局所的な降伏が発生するのを防止して、安定した所望の降伏電圧を有する半導体装置を提供することが出来る。
【００８３】
又、本発明によれば、使用する半導体ウェハの比抵抗ρの範囲を広げることが出来、半導体ウェハにかかるコストを低減することが出来る。
【００８４】
更に、本発明によれば、半導体装置（チップ）表面処理を簡略化又は省略することが出来るため、製造工程を簡略化することが出来る。
【００８５】
又、本発明によれば、半導体装置の側面が半導体基板に対して略直角となるため、製品組付工程において、コレット等の治具へのチップ装着性、並びに取扱性を良好にする効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図１８】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図（その５）である。
【図１９】本発明の第３の実施の形態に係る半導体装置を示す断面図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程断面図（その３）である。
【図２３】本発明の第３の実施の形態に係る半導体装置の製造方法を示す工程断面図（その４）である。
【図２４】従来の半導体装置を示す断面図である。
【符号の説明】
１０半導体ダイオード（半導体装置）
１１シリコン基板（半導体基板）
１２第４半導体領域
１３第２半導体領域
１４，３４第１半導体領域
１５第３半導体領域
１６第５半導体領域
１７第２主電極層
１８第１主電極層
１９、１９Ａｐｎ接合界面
２０チップ側面
２１，４１〜４５，５１〜５４酸化膜
２２，２５フォトレジスト
６１第２拡散トレンチ
６２第１拡散トレンチ
６３第２主電極プラグ
６４第１主電極プラグ

Claims

第１端面及び該第１端面に対向した第２端面、更に前記第１及び第２端面を接続する第１外周面を有した第１導電型の第１半導体領域と、
第３端面及び該第３端面に対向した第４端面、更に前記第３及び第４端面を接続する第２外周面を有し、前記第４端面が前記第１端面と接合した前記第１導電型とは反対導電型の第２導電型の第２半導体領域と、
チップ側面の一部として機能する第３外周面と前記第２端面より広い上面を有し、該上面の一部が前記第２端面を介して前記第１半導体領域に接合した第１導電型の第３半導体領域と、
前記チップ側面の他の一部として機能する第４外周面と前記第３端面より広い下面を有し、該下面の一部が前記第３端面を介して前記第２半導体領域に接合した第２導電型の第４半導体領域と、
前記チップ側面の更に他の一部として機能し、前記第３及び第４外周面に連続した第５外周面、並びに前記第１及び第２外周面に接合した内周面、更に前記第３半導体領域と接合する下面、及び前記第４半導体領域と接合する上面を有し、前記第１半導体領域よりも低不純物密度で第１導電型の第５半導体領域
とを備え、前記第４半導体領域と前記第５半導体領域とのなす平坦なｐｎ接合界面の終端部が、前記チップ側面に露呈していることを特徴とする半導体装置。
前記チップ側面が前記第１半導体領域の第２端面に対して、実質的に垂直であることを特徴とする請求項１記載の半導体装置。
前記第５半導体領域は、バルク結晶から切り出したウェハからなる半導体基板であることを特徴とする請求項１又は２記載の半導体装置。
前記第３半導体領域の下面の全面には第１主電極層が、前記第４半導体領域の上面の全面には第２主電極層が形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
一方の主面及び該一方の主面に対向した他方の主面を有する半導体基板の前記他方の主面の一部から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の前記他方の主面の一部から第１導電型とは反対導電型となる第２導電型の不純物元素を選択的に導入して第２半導体領域を形成し、前記第１半導体領域と前記第２半導体領域とを接合させる工程と、
前記半導体基板の前記一方の主面の全体から第１導電型の不純物元素を所定深さまで選択的に導入して第３半導体領域を形成する工程と、
前記半導体基板の前記他方の主面の全体から第２導電型の不純物元素を熱処理により導入して第４半導体領域を形成し、該第４半導体領域の一部において前記第２半導体領域と接合させ、同時に、前記熱処理により前記第１半導体領域及び前記第３半導体領域の導入深さを更に深く押し込み、前記第３半導体領域の一部と前記第１半導体領域とを接合させる工程
とを含み、前記第１半導体領域と前記第２半導体領域との間に局在したｐｎ接合界面と、前記他方の主面から見た平面パターンにおいて、前記局在したｐｎ接合界面を囲む領域に、前記半導体基板の残余の領域を第５の半導体領域として、前記第４半導体領域と前記第５半導体領域とがなす平坦なｐｎ接合界面を形成することを特徴とする半導体装置の製造方法。
一方の主面及び該一方の主面に対向した他方の主面を有する半導体基板の前記一方の主面の一部から第１導電型の不純物元素を所定深さまで選択的に導入して第１半導体領域を形成する工程と、
前記半導体基板の前記他方の主面の一部から第１導電型とは反対導電型となる第２導電型の不純物元素を選択的に導入して第２半導体領域を形成する工程と、
前記半導体基板の前記一方の主面の全体から第１導電型の不純物元素を所定深さまで選択的に導入して第３半導体領域を形成し、該第３半導体領域の一部において前記第１半導体領域と接合させる工程と、
前記半導体基板の前記他方の主面の全体から第２導電型の不純物元素を熱処理により導入して第４半導体領域を形成し、該第４半導体領域の一部において前記第２半導体領域と接合させ、同時に、前記熱処理により前記第１半導体領域及び前記第２半導体領域の導入深さを更に深く押し込み、前記第１半導体領域と前記第２半導体領域とを接合させる工程
とを含み、前記第１半導体領域と前記第２半導体領域との間に局在したｐｎ接合界面と、前記他方の主面から見た平面パターンにおいて、前記局在したｐｎ接合界面を囲む領域に、前記半導体基板の残余の領域を第５の半導体領域として、前記第４半導体領域と前記第５半導体領域とがなす平坦なｐｎ接合界面を形成することを特徴とする半導体装置の製造方法。
前記半導体基板を、前記一方の主面対して実質的に直角をなす面で切断することにより複数の半導体チップを切り出し、前記第４半導体領域と前記第５半導体領域とのなす平坦なｐｎ接合界面の終端部を、前記切断面に露呈させ、前記複数の半導体チップのそれぞれにより複数の半導体装置を実現する工程を更に含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。