KR100532732B1 - 정전압 다이오드 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 655
- 239000012535 impurity Substances 0.000 claims abstract description 139
- 239000000758 substrate Substances 0.000 claims description 117
- 238000009792 diffusion process Methods 0.000 claims description 92
- 238000000034 method Methods 0.000 claims description 55
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000005520 cutting process Methods 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 92
- 229910052710 silicon Inorganic materials 0.000 description 92
- 239000010703 silicon Substances 0.000 description 92
- 239000010408 film Substances 0.000 description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 43
- 229910052814 silicon oxide Inorganic materials 0.000 description 43
- 230000008569 process Effects 0.000 description 32
- 230000015556 catabolic process Effects 0.000 description 29
- 235000012431 wafers Nutrition 0.000 description 26
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 230000005684 electric field Effects 0.000 description 13
- 239000010409 thin film Substances 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 11
- 229920003002 synthetic resin Polymers 0.000 description 11
- 239000000057 synthetic resin Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000009471 action Effects 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000002994 raw material Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- -1 polyethylene Polymers 0.000 description 4
- 150000003377 silicon compounds Chemical class 0.000 description 4
- 229920002126 Acrylic acid copolymer Polymers 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000004381 surface treatment Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000005062 Polybutadiene Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GPWHDDKQSYOYBF-UHFFFAOYSA-N ac1l2u0q Chemical compound Br[Br-]Br GPWHDDKQSYOYBF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920002857 polybutadiene Polymers 0.000 description 1
- 229920001083 polybutene Polymers 0.000 description 1
- 229920001707 polybutylene terephthalate Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 229920000306 polymethylpentene Polymers 0.000 description 1
- 239000011116 polymethylpentene Substances 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 229920006264 polyurethane film Polymers 0.000 description 1
- 239000004800 polyvinyl chloride Substances 0.000 description 1
- 229920000915 polyvinyl chloride Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000010298 pulverizing process Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 239000005049 silicon tetrachloride Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
반도체 장치는 제1 및 제2 단면과, 상기 제1 및 제2 단면을 접속하는 제1 외측면으로 이루어진 n형의 제1 반도체 영역; 제3 단면, 제1 단면에 접촉하는 제4 단면, 상기 제3 및 제4 단면을 접속하는 제2 외측면으로 이루어진 p형의 제2 반도체 영역; 상기 제2 단면에서 상기 제1 반도체 영역과 접속된 상기 n형의 제3 반도체 영역; 상기 제3 단면에서 상기 제2 반도체 영역과 접속된 상기 p형의 제4 반도체 영역; 및 상기 제1 및 제2 외측면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 갖는 제5 반도체 영역을 포함한다. 상기 제5 반도체 영역은 상기 제3 및 제4 반도체 영역 사이에 끼워져 상기 제1 및 제2 반도체 영역을 둘러싼다.
Description
본 발명은 반도체 다이오드 등의 반도체 장치 및 그 제조방법에 관한 것이다.
도 1에 나타낸 정전압 다이오드(반도체 다이오드)가 알려져 있다. 반도체 다이오드(이하, "종래의 반도체 다이오드"라 함)(1)는, 예컨대 불순물 농도가 높은 n형 반도체 층(2), n형 반도체 층(3) 및 불순물 농도가 높은 p형 반도체 층(4)이 실리콘 기판에 순서대로 적층되는 식으로 적층된 단순한 3층 구조를 갖고 있다. 그리고, n형 반도체 층(2)과 p형 반도체 층(4)의 주 표면에는 각각 전극을 구성하는 금속 피막(5, 6)이 형성되어 있다.
일반적으로, 상기의 접합 구조를 갖는 종래의 반도체 다이오드에 대해 역방향 전압이 인가된 pn 접합의 공핍층을 따라 강한 전계가 존재하고, pn 접합의 종단부가 노출되는 칩 측면에서는 그 표면에 부착된 불순물 원소나 이온 등의 영향을 받아 국소적으로 전계가 한층 더 강해져 항복현상이 일어나기 쉬워진다. 이 때문에, 종래의 반도체 다이오드(1)에서는 이론적으로 기대되는 역 항복전압을 얻는 것이 흔히 어려울 수 있다. 그래서, 칩 측면에서의 전계를 줄이기 위해 pn 접합면(9)을 적당한 각도만큼 기울어지게 가공하는 베벨(bevel) 구조가 채용되고 있다. 이와 같은 베벨 구조를 채용함으로써, 칩 외측면(7)에서의 전계가 완화되고, 반도체 내부의 접합 전면에서 항복이 일어나도록 하여, 항복작용의 안정화를 꾀하고 있다. 또한, 정전압 다이오드보다 높은 항복전압을 갖는 반도체 디바이스에도 베벨 구조를 채용함으로써 항복전압이 향상될 수 있다는 사실이 주지되어 있다.
그러나, 종래의 반도체 다이오드(1)는 하기에 설명하는 것과 같은 문제점이 있다.
(a) 종래의 반도체 다이오드(1)에 대해서는, 조립공정에서 칩 외측면(7)을 외부환경의 영향으로부터 보호하기 위해 산 또는 알칼리계 약품에 의한 습식세정을 한 뒤, 도 1에 도시한 것과 같이 칩 외측면(7)을 절연막(8)으로 코팅하고 있다. 그러나, 이와 같이 제조된 반도체 다이오드에 대해서는, 제품 평가시험 결과, 제품의 성능 및 품질이 안정하지 않다는 점이 지적되었다. 이와 같이 성능이 불안정한 이유로는 습식세정 또는 절연막(8)의 코팅에 의한 영향으로 칩 외측면(7)에 표면상태 변화나 표면 파손이 일어나고 있는 것을 들 수 있다. 실제 반도체 칩의 표면 상태는 매우 액티브하기 때문에, 이러한 표면 상태의 정확성 및 재생성을 제어하는 것이 매우 어렵다.
(b) 종래의 반도체 다이오드(1)는 p형 반도체 층(4)보다 불순물 농도가 훨씬 낮은 n형 반도체 층(3)을 갖고 있고, 단측 계단접합을 고려할 수 있는 경우에는 n형 반도체 층(3)의 불순물 농도에 의해 n형 반도체 층(3)과 p형 반도체 층(4)과의 pn 접합부(9)에서의 애벌란시(avalanche) 항복전압이 결정된다. 이에 따라, 제품에 사용하는 반도체(실리콘) 웨이퍼의 비저항(ρ)을 매우 정밀하게 제어해야 했다. 이는, 비저항(ρ)이 엄격한 사양으로 규제되는 반도체 웨이퍼를 특별한 주문에 의해 반도체 제조업체에서 제조하여 납품 후에도 검사해야 했다는 것을 의미한다. 종래에는, 비저항(ρ)이 0.01∼0.03 Ω·㎝(n형 실리콘에서는 불순물 농도 5 ×1018/㎤∼7 ×1017/㎤의 범위에 상당)으로 좁은 범위의 실리콘 웨이퍼가 주문 사양으로 사용되었다.
(c) 종래의 반도체 다이오드(1)의 제조에 있어서는, 칩 외측면(7)이 pn 접합면에 대하여 비스듬하게 형성된 베벨 구조를 갖기 때문에, 베벨 구조를 형성하기 위한 샌드블래스팅, 분쇄, 연마나 에칭 등의 공정이 추가되어 필요한 공정 수가 증가한다는 문제점이 있다.
(d) 종래의 반도체 다이오드(1)에 대해서는, 반도체 웨이퍼로부터 절단된 칩은 포장상태가 되어, 그 측면이 칩 양면에 대하여 비스듬하게 기울어 있기 때문에, 장치 구조는 조립공정에서 콜렛 등의 지그에 칩을 장착하는 것을 어렵게 한다.
이러한 상황을 고려하여, 본 발명은 pn 접합이 노출되는 반도체(칩) 측면에서 국소적인 항복이 발생하는 것을 방지하여, 원하는 안정적인 항복전압을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
보다 구체적으로, 본 발명은 반도체 웨이퍼의 비용을 줄일 수 있고, 제조 원료인 반도체 웨이퍼의 비저항(ρ)의 범위를 확대하는 것이 가능한 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩 표면 처리를 간략화 또는 생략할 수 있는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제조공정을 간략화 할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제품 조립공정에서 콜렛 등의 지그에의 칩 장착성 및 취급성이 양호한 반도체 장치를 제공하는 것이다.
상기 과제를 달성하기 위해 본 발명의 제1 특징은 (a) 제1 단면 및 상기 제1 단면에 대향하는 제2 단면과, 상기 제1 및 제2 단면을 접속하는 제1 외측면으로 이루어진 제1 도전형의 제1 반도체 영역; (b) 제3 단면 및 상기 제3 단면에 대향하며 상기 제1 단면과 접촉하는 제4 단면과, 상기 제3 및 제4 단면을 접속하는 제2 외측면으로 이루어진 제2 도전형의 제2 반도체 영역; (c) 상기 제2 단면에서 상기 제1 반도체 영역과 접속된 상기 제1 도전형의 제3 반도체 영역; (d) 상기 제3 단면에서 상기 제2 반도체 영역과 접속된 상기 제2 도전형의 제4 반도체 영역; 및 (e) 상기 제1 및 제2 외측면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지며, 상기 제3 및 제4 반도체 영역 사이에 끼워져 상기 제1 및 제2 반도체 영역을 둘러싸도록 구성된 제5 반도체 영역을 포함하는 반도체 장치에 있다. 여기서, 제1 도전형과 제2 도전형에 서로 반대되는 도전형이다. 즉, 제1 도전형이 n형이면 제2 도전형은 p형이고, 제1 도전형이 p형이면 제2 도전형은 n형이다.
본 발명의 제1 특징의 반도체 장치에 의하면, 제1 및 제2 반도체 영역이 서로 적층되어 국소적인 pn 접합면(이하, "제1 접합면"이라 함)을 형성한다. 제4 반도체 영역 및 제5 반도체 영역 사이에는 다른 pn 접합면(이하, "제2 pn 접합면"이라 함)이 형성된다. 제5 반도체 영역의 불순물 농도가 제1 반도체 영역의 불순물 농도보다 높기 때문에, 반도체 장치의 주변 측에 위치하는 제2 pn 접합면보다 제1 pn 접합면에서 항복이 일어나기 더 쉽다. 따라서, 반도체 장치의 칩 외측면에서의 전계가 상대적으로 감소하여 반도체 장치 내부의 접합면에서 항복이 일어나기 때문에, 항복작용이 안정화될 수 있다. 이런 식으로 항복작용을 안정화하기 위한 방법론은, 예컨대 정전압 다이오드보다 높은 최대 작동전압을 갖는 전력용 반도체 장치에서도 효과적이다.
본 발명의 제1 특징에 있어서, 제5 반도체 영역의 외측면은 반도체 장치의 칩 외측면으로 기능하여 이 칩 외측면이 제1 반도체 영역의 제2 단면에 대하여 실질적으로 수직이 되는 것이 가능하다. 이것은 반도체 장치의 칩 외측면에 노출된 제2 pn 접합면에서의 자계가 완화되어, 반도체 장치의 칩 외측면의 표면 상태 변화 및 경미한 표면 파손이 일어나더라도 반도체 장치의 항복전압에는 변동이 거의 일어나지 않기 때문이다. 그러므로, 베벨 접합 종단 구조가 불필요하다. 즉, 반도체 장치의 칩 외측면에 베벨 구조를 채용하지 않고도 반도체 장치 내부의 제1 pn 접합면 부분에서 항복이 일어나기 때문에 항복작용이 안정화될 수 있다. 따라서, 반도체 장치의 외측면을 종래의 다이아몬드 날을 사용하여 절단 또는 다이싱 할 수 있다. 또한, 반도체 장치의 외측면은 반도체 기판의 제1 주면에 대하여 수직으로 형성되어, 반도체 장치(칩)의 취급성을 향상시킨다.
본 발명의 제1 특징에 있어서, 제5 영역은 FZ법, CZ법, MCZ법 등의 벌크 결정으로부터 절단된 웨이퍼로 구성된 반도체 기판인 것이 바람직하다. 제1 반도체 영역의 불순물 농도가 제2 반도체 영역보다 훨씬 낮고, 제1 반도체 영역과 제2 반도체 영역과의 국소적인 제1 pn 접합이 단측 계단접합으로 간주될 수 있다면, 이 국소적인 제1 pn 접합의 애벌란시 항복전압은 제1 반도체 영역의 불순물 농도에 의해 결정되고, 제5 반도체 영역의 불순물 농도에는 의존하지 않는다. 그리고, 양측 계단접합이라면, 제1 및 제2 반도체 영역 양쪽의 불순물 농도에 의해 국소적인 제1 pn 접합이 결정되고, 제5 반도체 영역의 불순물 농도에는 의존하지 않는다. 이에 따라, 제5 반도체 영역의 불순물 농도는 원료로서 사용하는 반도체 기판의 원래(초기)의 불순물 농도로서 규정될 수 있기 때문에, 반도체 기판의 불순물 농도를 엄격하게 정할 필요가 없으므로 사용하는 반도체 기판의 선택의 범위가 넓어질 수 있다. 특별 사양의 반도체 기판(웨이퍼)을 발주할 필요가 없어 사용자는 비용을 낮출 수 있고 원료가 되는 반도체 기판(웨이퍼) 구입에 걸리는 시간을 단축하는 것도 가능하다.
본 발명의 제1 특징에 있어서, 제3 반도체 영역의 밑면에 제1 주 전극 층이 형성되고, 제4 반도체 영역의 표면에 제2 주 전극 층이 형성되는 것이 바람직하다. 제1 주 전극 층 및 제2 주 전극 층 사이에는 반도체 소자의 주 전류 통로로서 기능하는 주 동작영역이 형성된다. "제1 주 전극 층"은 반도체 다이오드나 사이리스터(thyristor)에 있어서 애노드 전극 층이나 캐소드 전극 층 중 어느 하나를 의미한다. 사이리스터는 GTO 사이리스터나 정전유도 사이리스터(SI 사이리스터)가 될 수 있다. 제3 반도체 영역이 n형이면, 제1 주 전극 층은 캐소드 전극 층이다. "제2 주 전극 층"은 반도체 다이오드나 사이리스터에 있어서 캐소드 전극 층 또는 애노드 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미한다. 제4 반도체 영역이 p형이면, 제2 주 전극 층은 애노드 전극 층이다. 그 결과, 제3 반도체 영역은 제1 주 전극 층에 접촉한 "제1 주 전극 영역"으로 기능하고, 제4 반도체 영역은 제2 주 전극 층에 접촉한 "제2 주 전극 영역"으로 기능한다.
더욱이, "제1 주 전극 층"은 바이폴라 트랜지스터(BJT)나 IGBT에서 이미터 전극 층이나 콜렉터 전극 층 중 어느 하나가 된다. 바이폴라 트랜지스터는 헤테로 접합 바이폴라 트랜지스터(HBT) 등의 마이크로파 대, 밀리파 대 또는 서브밀리파 대에서 동작하는 초고주파용 트랜지스터가 될 수 있다. 본 발명은 MOSFET, MOSSIT 또는 고전자 이동도 트랜지스터(HEMT) 등의 IGFET에도 적용 가능하다. 이 IGFET에서 "제1 주 전극 층"은 소스 전극 층이나 드레인 전극 층 중 어느 하나를 의미한다. 그리고, "제2 주 전극 층"은 BJT나 IGBT에서는 이미터 전극 층이나 콜렉터 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미하고, IGFET에서는 소스 전극 층이나 드레인 전극 층 중 상기 제1 주 전극 층과는 다른 것을 의미한다. 또한, BJT, IGBT나 IGFET 등에서는, 베이스 전극 층이나 게이트 전극 층 등의 제어전극 층을 더 추가하는 것도 물론 가능하다.
본 발명의 제2 특징은, (a) 제1 단면 및 상기 제1 단면에 대향하는 제2 단면과, 상기 제1 및 제2 단면을 접속하는 제1 외측면으로 이루어진 제1 도전형의 제1 반도체 영역; (b) 제3 단면 및 상기 제3 단면에 대향하며 상기 제1 단면과 접촉하는 제4 단면과, 상기 제3 및 제4 단면을 접속하는 제2 외측면으로 이루어진 제2 도전형의 제2 반도체 영역; (c) 상기 제2 단면에서 상기 제1 반도체 영역과 접속된 상기 제1 도전형의 제3 반도체 영역; (d) 상기 제3 단면 근처에서 상기 제2 외측면의 상부와 접속된 상기 제2 도전형의 제4 반도체 영역; 및 (e) 상기 제1 및 제2 외측면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지며, 상기 제3 및 제4 반도체 영역 사이에 끼워져 상기 제1 및 제2 반도체 영역을 둘러싸도록 구성된 제5 반도체 영역을 포함하는 반도체 장치에 있다.
제1 특징과 마찬가지로, 본 발명의 제2 특징의 반도체 장치에 있어서, 제1 및 제2 반도체 영역이 서로 적층되어 국소적인 제1 pn 접합면을 형성한다. 제4 반도체 영역 및 제5 반도체 영역 사이에는 제2 pn 접합면이 형성된다. 제5 반도체 영역의 불순물 농도가 제1 반도체 영역의 불순물 농도보다 높기 때문에, 반도체 장치의 주변 측에 위치하는 제2 pn 접합면보다 제1 pn 접합면에서 항복이 일어나기 더 쉽다. 따라서, 반도체 장치의 칩 외측면에서의 전계가 상대적으로 감소하여 반도체 장치 내부의 접합면에서 항복이 일어나기 때문에, 항복작용이 안정화될 수 있다.
본 발명의 제3 특징은 (a) 제1 주면과 상기 제1 주면에 대향하는 제2 주면으로 이루어진 반도체 기판을 준비하는 단계; (b) 상기 제2 주면에 소정의 확산깊이로 형성된 제1 확산창 전면에 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역을 형성하는 단계; (c) 상기 제2 주면에 상기 제1 확산창보다 넓은 영역으로 형성된 제2 확산창 전면에 제2 도전형의 불순물 원소를 선택적으로 도핑하여, 상기 제1 반도체 영역과 pn 접합을 형성하도록 제2 반도체 영역을 형성하는 단계; (d) 상기 제1 주면 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제3 반도체 영역을 형성하는 단계; 및 (e) 상기 제2 주면 전체에 상기 제2 도전형의 불순물 원소를 도핑하여 제4 반도체 영역을 형성하는 단계를 포함하는 반도체 장치 제조방법에 있다.
본 발명의 제3 측면에 의하면, 반도체 기판의 제2 주면으로부터 불순물 원소를 선택적으로 도핑함으로써, 반도체 기판 내부에 제1 반도체 영역 및 제2 반도체 영역을 형성할 수 있다. 제5 반도체 영역과 제4 반도체 영역에 의해 형성된 제2 pn 접합면은 반도체 장치의 칩 외측면에서 노출된다. 제1 pn 접합면을 형성하는 제1 반도체 영역의 불순물 농도가 제1 도전형의 제5 반도체 영역의 불순물 농도보다 높기 때문에, 제2 pn 접합면보다 제1 pn 접합면에서 항복이 먼저 일어난다. 이와 같이 반도체 장치의 칩 외측면에서의 전계가 감소하여 반도체 장치 내부의 접합 부분에서 항복이 일어나기 때문에, 항복작용이 안정화될 수 있다. 또한, 제1 반도체 영역의 불순물 농도를 조절하여 반도체 기판 원래의 불순물 농도로서 제5 반도체 영역이 사용될 수 있기 때문에, 기판의 불순물 농도를 엄격하게 정할 필요가 없어 사용하는 반도체 기판의 선택의 범위가 확대될 수 있다.
본 발명의 제4 특징은 (a) 제1 주면과 상기 제1 주면에 대향하는 제2 주면으로 이루어진 반도체 기판을 준비하는 단계; (b) 상기 제1 주면에 소정의 확산깊이로 형성된 제1 확산창 전면에 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역을 형성하는 단계; (c) 상기 제2 주면에 형성된 제2 확산창 전면에 제2 도전형의 불순물 원소를 선택적으로 도핑하여, 상기 제1 반도체 영역과 pn 접합을 형성하도록 제2 반도체 영역을 형성하는 단계; (d) 상기 제1 주면 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제3 반도체 영역을 형성하는 단계; 및 (e) 상기 제2 주면 전체에 상기 제2 도전형의 불순물 원소를 도핑하여 제4 반도체 영역을 형성하는 단계를 포함하는 반도체 장치 제조방법에 있다. 여기서, 제1 반도체 영역이나 제2 반도체 영역 중 어느 것이든지 먼저 형성하는 공정을 채용할 수 있다. 그리고, 제3 반도체 영역이나 제4 반도체 영역 중 어느 것이든지 먼저 형성하는 공정을 채용할 수 있다.
본 발명의 제4 특징에 의하면, 제4 및 제2 반도체 영역이 반도체 기판에서 서로 반대방향으로 확산된다. 따라서, 제1 및 제2 도전형의 불순물 원소의 보상과 같은 문제가 없고, 제3 특징의 방법에 의해 제조되는 반도체 장치에 비하여 각 반도체 영역의 제1 및 제2 도전형의 불순물 농도가 쉽게 제어될 수 있다.
본 발명의 제5 특징은 (a) 제1 주면과 상기 제1 주면에 대향하는 제2 주면으로 이루어진 반도체 기판을 준비하는 단계; (b) 상기 제1 주면 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제3 반도체 영역을 형성하는 단계; (c) 상기 제2 주면 전체에 상기 제2 도전형의 불순물 원소를 도핑하여 제4 반도체 영역을 형성하는 단계; (d) 상기 제1 주면의 일부로부터 상기 제3 반도체 영역을 관통하는 제1 확산 트렌치를 형성하는 단계; (e) 상기 제2 주면의 일부로부터 상기 제4 반도체 영역을 관통하는 제2 확산 트렌치를 형성하는 단계; (f) 상기 제1 확산 트렌치의 내벽 및 하부로부터 상기 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역을 형성하는 단계; 및 (g) 상기 제2 확산 트렌치의 내벽 및 하부로부터 상기 제2 도전형의 불순물 원소를 선택적으로 도핑하여 제2 반도체 영역을 형성하는 단계를 포함하는 반도체 장치 제조방법에 있다. 여기서, 제1 반도체 영역이나 제2 반도체 영역 중 어느 것이든지 먼저 형성하는 공정을 채용할 수 있다. 그리고, 제1 확산 트렌치나 제2 확산 트렌치 중 어느 것이든지 먼저 형성하는 공정을 채용할 수 있다. 또한, 제3 반도체 영역이나 제4 반도체 영역 중 어느 것이든지 먼저 형성하는 공정을 채용할 수 있다. 더욱이, 제3 반도체 영역과 제4 반도체 영역을 형성하는 공정을 제1 반도체 영역과 제2 반도체 영역을 형성하는 공정 뒤에 채용할 수 있다.
본 발명의 제5 특징에 있어서, 제1 및 제2 확산 트렌치를 통하여 반도체 기판에 제1 및 제2 반도체 영역이 형성되기 때문에, 고온 및 장시간의 열 확산처리가 필요하지 않아 생산성이 향상된다. 또한, 고온 및 장시간의 열 확산처리에 의한 결정 결함 등이 발생하지 않는다. 또한, 제3 및 제4 특징의 방법에 비하여 비교적 얕은 확산이 요구되기 때문에, 제1 반도체 영역 및 제2 반도체 영역의 불순물 농도가 쉽게 제어될 수 있다. 그리고, 제1 및 제2 확산 트렌치 내부에 높은 전도율을 갖는 물질로 제1 주 전극 플러그 및 제2 주 전극 플러그를 형성함으로써, 기생저항의 영향을 감소시켜 보다 정밀한 정전압 다이오드를 제공할 수 있다. 특히, 금속 전극 층이 넓은 면적으로 반도체 영역에 접촉하기 때문에, 옴 접촉에 의한 접촉 저항을 낮출 수 있다.
본 발명의 제3∼제5 특징에 있어서, 반도체 웨이퍼를 제1 주면에 대하여 실질적으로 수직인 면으로 절단함으로써 복수의 반도체 칩을 취득한 뒤, 하나의 반도체 웨이퍼 또는 반도체 기판에서 복수의 반도체 장치를 동시에 제조하는 것이 바람직하다. 이 경우, 반도체 기판의 어느 한 주면 측에 합성수지 시트를 접착하여 합성수지 시트를 절단하지 않으면서 칩을 절단함으로써, 각 칩이 합성수지 시트에 접착된 상태로 보관 및 운송될 수 있다. 제품 포장 및 조립 시에 합성수지 시트가 부착된 칩 상태의 반도체 장치를 사용할 수 있다. 따라서, 취급이 용이해진다. 더욱이, 반도체 장치(반도체 칩)의 외측면이 반도체 기판의 제1 주면에 수직이기 때문에, 콜렛 등의 지그에 의한 취급성도 용이해진다.
본 발명의 그 밖의 목적 및 특징들은 첨부한 도면과 함께 설명할 또는 첨부한 청구항에 나타낸 실시예의 이해를 통해 분명해지며, 여기서 언급하지 않은 각종 이점들은 실제로 본 발명을 채용할 때 당업자들이 생각할 수 있을 것이다.
도면을 참조하여 본 발명의 여러 가지 실시형태에 관해 설명한다. 단, 도면에서 서로 동일하거나 유사한 부분 및 요소에는 같거나 유사한 참조부호를 붙이고 동일하거나 비슷한 부분 및 요소의 설명은 생략 또는 간략화한다. 반도체 장치의 표현에 있어서 일반적이며 종래와 같이, 각 도면들은 도면 사이에서도, 소정의 도면 안에서도 일정한 비율로 그려진 것이 아니고, 특히, 각 층의 두께는 도면의 이해를 쉽게 하기 위해 임의로 작성한 것으로 판단해야 할 것이다. 다음 설명에서는 본 발명의 완벽한 이해를 위해 구체적인 재료, 공정 및 장치 등을 구체적으로 설명한다. 그러나, 당업자에게는 구체적인 설명 없이도 본 발명이 실시될 수 있다는 것이 분명하다. 그 밖의 경우에는, 본 발명을 쓸데없이 불명료하게 하지 않도록 주지된 제조원료, 공정 및 장치는 상세히 설명하지 않는다.
"~ 위에", "~ 바로 위에", "~ 바로 밑에" 등의 기재는 기판이 실제로 놓여있는 방향에 상관없이 기판의 평면에 대하여 정의된다. 개재하는 층들이 있더라도 다른 층 위에 층이 존재한다. 도면에서 "+" 표시는 상대적으로 강한 도핑을 나타내고 "-" 표시는 상대적으로 약한 도핑을 나타낸다.
(제1 실시형태)
도 2a는 본 발명의 제1 실시형태에 따른 반도체 장치인 정전압 다이오드(반도체 다이오드)의 구조를 나타내는 단면도이다. 본 발명의 제1 실시형태에 관련된 반도체 다이오드(10a)는 제1 도전형의 제1 반도체 영역(14), 제2 도전형의 제2 반도체 영역(13), 제1 도전형의 제3 반도체 영역(15), 제2 도전형의 제4 반도체 영역(12) 및 제1 반도체 영역(14)보다 불순물 농도가 낮은 제1 도전형의 제5 반도체 영역(16)으로 구성된다. 제1 도전형 및 제2 도전형은 서로 반대되는 도전형이다. 도 2a는 제1 도전형이 n형이고 제2 도전형이 p형인 경우를 도시하고 있지만, 그 반대도 가능하다. 제1 반도체 영역(14)은 제1 단면 및 그 제1 단면에 대향하는 제2 단면과, 제1 단면 및 제2 단면을 접속하는 제1 외측면을 포함한다. 제2 반도체 영역(13)은 제3 단면 및 그 제3 단면에 대향하는 제4 단면과, 제3 단면 및 제4 단면을 접속하는 제2 외측면을 포함한다. 제4 단면은 제1 반도체 영역(14)의 제1 단면과 접속된다. 제3 반도체 영역(15)은 제1 반도체 영역(14)의 제2 단면에서 제1 반도체 영역(14)에 접속된다. 제4 반도체 영역(12)은 제2 반도체 영역(13)의 제3 단면에서 제2 반도체 영역(13)에 접속된다. 제5 반도체 영역(16)은 제1 반도체 영역(14)의 제1 외측면 및 제2 반도체 영역(13)의 제2 외측면을 포함하며, 제3 반도체 영역(15)과 제4 반도체 영역(12) 사이에 위치한다.
즉, 제1 도전형(n형)의 실리콘 기판(11)의 제2 주면(11A) 측에서 제1 주면(11B)으로 p형의 제4 반도체 영역(12), p형의 제2 반도체 영역(13), n형의 제1 반도체 영역(14) 및 n형의 제3 반도체 영역(15)이 순차 적층된다. 또한, p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(14)을 둘러싸도록 n형의 제5 반도체 영역(16)이 형성된다. 이 n형의 제5 반도체 영역(16)은 제2 주면(11A)을 따라 형성된 p형의 제4 반도체 영역(12)과, 제1 주면(11B)을 따라 형성된 n형의 제3 반도체 영역(15)에 접속되도록 형성된다. 또한, 실리콘 기판(11)의 주면(11A, 11B)에는 각각 금속 박막으로 구성된 제1 주 전극 층(18) 및 제2 주 전극 층(17)이 형성된다.
도 2a에서 p형의 제4 반도체 영역(12)은 실리콘 기판(11)의 제2 주면(11A)으로부터 소정 깊이의 영역을 갖도록 전면에 형성된다. 이 p형의 제4 반도체 영역(12)은, 예컨대 붕소(B) 등의 억셉터 불순물로 도핑된다.
실리콘 기판(11) 내부에서 p형의 제4 반도체 영역(12)의 경계면의 중앙부분에는 불순물 농도가 높은 p형의 제2 반도체 영역(13)이 접속된다. 이 p형의 제2 반도체 영역(13)은 p형의 제4 반도체 영역(12)에 우선하여 실리콘 기판(11)의 제2 주면(11A)으로부터 억셉터 불순물을 선택적으로 확산하여 형성된다.
p형의 제2 반도체 영역(13)에는 파묻힌 n형의 제1 반도체 영역(14)이 접속된다. n형의 제1 반도체 영역(14)에는 인(P), 비소(As) 등의 도너 불순물이 높은 불순물 농도로 도핑된다. p형의 제2 반도체 영역(13)은 실리콘 기판(11)의 제1 주면(11B) 측을 향하여 팽창하도록 형성된다. 이 때문에, p형의 제2 반도체 영역(13)과 n형의 제1 반도체 영역(14)이 접촉하는 pn 접합면은 만곡면을 형성한다.
n형의 제3 반도체 영역(15)은 실리콘 기판(11)의 제1 주면(11B) 전면으로부터 도입된 도너 불순물이 높은 불순물 농도(예컨대, 2 ×1019/㎤ 정도)로 도핑된다.
그 결과, 실리콘 기판(11) 내부와 반도체 다이오드(10a)의 평면 중앙 위치에서 p형의 제2 반도체 영역(13)의 밑면 및 n형의 제1 반도체 영역(14)의 표면이 서로 짝이 된다. 실리콘 기판(11)의 제2 주면(11A) 전면에 형성된 p형의 제4 반도체 영역(12)과 제1 주면(11B) 전면에 형성된 n형의 제3 반도체 영역(15) 사이에 위치하는 깊숙한 영역에서 제2 반도체 영역(13) 및 제1 반도체 영역(14)이 접합된다. p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(14) 주위에는 실리콘 기판(11) 고유의 비교적 낮은 불순물 농도를 갖는 n형의 제5 반도체 영역(16)이 p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(14)을 둘러싸도록 형성된다. 이에 따라, n형의 제1 반도체 영역(14)은 n형의 제5 반도체 영역(16)의 불순물 농도보다 높은 불순물 농도로 설정되도록 형성된다.
반도체 다이오드(10a)는 칩 외측면(20)이 실리콘 기판(11)의 양 주면에 대하여 거의 수직이 되도록 형성되어 직육면체형을 형성한다. 이 칩 외측면(20)에는 p형의 제4 반도체 영역(12A)과 비교적 불순물 농도가 낮은 n형의 제5 반도체 영역(16)과의 평탄한 제2 pn 접합면(11A)의 종단부가 노출된다.
제1 실시형태의 반도체 다이오드(10a)에서는, p형의 제4 반도체 영역(12)이 수평 방향으로 균일한 불순물 농도를 갖는다. 불순물 농도가 높은 n형의 제1 반도체 영역(14)은 p형의 제4 반도체 영역(12)의 중앙부분으로부터 팽창된 p형의 제2 반도체 영역(13)과 접속된다. 따라서, 제1 주 전극 층(18) 및 제2 주 전극 층(17) 사이에 역방향 전극이 인가될 때, 만곡한 제1 pn 접합면(19) 및 평탄한 제2 pn 접합면(19A)을 포함하는 항복 처리의 방향이 관찰되면, p형의 제2 반도체 영역(13)과 n형의 제1 반도체 영역(14)과의 제1 pn 접합면(내부 영역)(19)에서는 p형의 제4 반도체 영역(12)과 n형의 제5 반도체 영역(16)과의 제2 pn 접합면(주위 영역)(19A)에 우선하여 항복이 일어난다는 것을 알 수 있다. 이것은 pn 접합이 n형 반도체 영역의 불순물 농도보다 높은 최대 전계 부분에서 발생하기 때문이다. 즉, 제1 실시형태에서는, 외부에 제2 pn 접합면이 노출되는 부분이 있더라도, pn 접합면에서의 항복은 내부 영역의 제1 pn 접합면에서 발생하고, 외부에 노출된 부분의 pn 접합면에는 표면 전계 강도의 부담이 없다.
제1 실시형태의 반도체 다이오드(10a)는, p형의 제2 반도체 영역(13)과 n형의 제1 반도체 영역(14)과의 제1 pn 접합면(19)이 실리콘 기판(11)의 깊숙한 영역에서 형성되기 때문에, n형의 제1 반도체 영역(14)이 n형 반도체 영역(12)과 직접 접속하는 장치 구조에 비하여 항복전압을 향상시킬 수 있다.
제1 실시형태의 반도체 다이오드(10a)는 칩 외측면(20)을 외부 환경으로부터 보호할 목적으로 산 또는 알칼리계 약품에 의한 습식세정 등의 표면처리나 절연막에 의한 코팅 처리를 줄이는 것이 가능하다. 또한, 칩 외측면(20)에서는 가벼운 표면 상태 변화나 표면 파손 등의 발생을 허용할 수 있기 때문에, 칩의 취급성이 향상된다.
또한, 제1 실시형태의 반도체 다이오드(10a)에서는, 중앙의 n형의 제1 반도체 영역(14)과 p형의 제2 반도체 영역(13)과의 pn 접합의 항복전압은 n형의 제1 반도체 영역(14)의 불순물 농도(NB)에 따라 결정된다. p형의 제2 반도체 영역(13)과 n형의 제1 반도체 영역(14)과의 제1 pn 접합면(19)이 단측 계단접합을 형성한다고 가정하면, 애벌란시 항복에 의한 항복전압(VB)은:
VB = εsEm
2/(2qNB) ‥‥ (1)
로 얻어질 수 있다. 여기서, εs는 유전율, Em은 항복이 시작되는 반도체 기판 고유의 최대 전계강도, q는 전자의 기본 전하량, NB는 제1 반도체 영역(14)의 불순물 농도이다. 즉, 제1 반도체 영역(14)의 불순물 농도(NB)가 실리콘 웨이퍼의 불순물 농도, 즉, 제5 반도체 영역(16)의 불순물 농도보다 훨씬 높으면, 반도체 다이오드(10a)의 항복전압은 제1 반도체 영역(14)의 불순물 농도(NB)에만 의존하고, 제조공정에서 원래 준비되는 원료(실리콘 웨이퍼)의 불순물 농도에는 의존하지 않는다. 이 때문에, 제1 반도체 영역(14)의 불순물 농도(NB)를 식(1)에 따라 적절하게 정하여 불순물 농도(NB)를 제어하면, 원하는 항복전압이 얻어질 수 있기 때문에 실리콘 웨이퍼(16)의 비저항(ρ)을 정밀하게 제어할 필요는 없다. 따라서, 식(1)으로 반도체 영역(14)에 대해 추측한 불순물 농도(NB)에 대한 제1 반도체 영역(14)의 비저항에 비해 비교적 고저항의 기판(11)이면, 임의의 시판되는 실리콘 웨이퍼를 이용하여, 원하는 항복전압을 갖는 정전압 다이오드(10)를 제조할 수 있다. 제1 실시형태에서, 비저항이 1∼250 Ω·㎝(n형의 실리콘에서는 불순물 농도 5.5 ×1015/㎤∼1.8 ×1013/㎤ 정도의 범위에 상당)의 넓은 범위를 갖는 실리콘 웨이퍼가 제조에 사용될 수 있다. 더욱이, 보다 높은 항복전압을 갖는 전력용 반도체 장치에 대해서는, 비저항(ρ)이 1000 Ω·㎝ 이상(불순물 농도 5 ×1012/㎤ 정도 이하의 범위에 상당)의 넓은 범위를 갖는 것이 사용될 수 있다.
또한, 제1 실시형태의 반도체 다이오드(10a)에서는, 실리콘 웨이퍼로부터 절단된 직육면체 칩의 칩 외측면(20)이 실리콘 기판(11)의 양 주면에 대하여 거의 수직이기 때문에, 조립공정에서 콜렛 등의 조립 지그에 쉽게 장착하는 것으로 나타나는 것처럼 칩이 쉽게 취급될 수 있다.
도 2b는 본 발명의 제1 실시형태의 변형예의 반도체 장치인 정전압 다이오드(반도체 다이오드)(10b)의 구조를 나타내는 단면도이다. 본 발명의 제1 실시형태의 변형예의 반도체 다이오드(10b)는 도 2a보다 항복전압이 높은 정전압 다이오드이며, n형의 제1 반도체 영역(14)과 n형의 제3 반도체 영역(15) 사이에 형성된 제1 반도체 영역(14)보다 낮은 불순물 농도를 갖는 n형의 제5 반도체 영역(16)의 얇은 층을 갖는다. 불순물 농도가 낮은 n형의 제5 반도체 영역(16)의 얇은 층이 끼워지면, 도 2a보다 항복전압이 높아진다. 그 밖의 설명은 도 2a에 도시한 제1 실시형태의 반도체 장치(10a)와 동일하기 때문에 중복된 설명은 생략한다.
다음에, 제1 실시형태의 반도체 다이오드(10a)를 제조하는 방법에 관해 도 3a∼도 3k에 나타낸 공정 단면도의 순서에 의해 설명한다.
(a) 도 3a에 나타낸 것과 같이, 제1 주면(11B) 및 제2 주면(11A)을 갖는 제1 도전형(n형)의 실리콘 기판(실리콘 웨이퍼)(11)을 준비한다. 그리고, 이 실리콘 기판(11)의 제1 주면(11B) 및 제2 주면(11A)에 열 산화를 실행하여 두께가 300㎚∼1.5㎛인 산화막(41, 21)을 각각 형성한다. 그 다음, 사진 석판술을 이용하여 제2 주면(11A) 상의 실리콘 산화막(21)을 다음과 같이 가공한다: 예컨대, 도 3a에 나타낸 것과 같이, 실리콘 산화막(21) 위에 네거티브형의 포토레지스트(22)를 스핀코팅에 의해 도포한다. 이어서, 도 3a에 나타낸 것과 같이, n형의 제1 반도체 영역(14)의 패턴에 해당하며, 포토레지스트(22)에 후술하는 개구부(22A)를 형성한 부분을 덮는 불투명 패턴(23)을 갖는 포토마스크를 배치하여 노광(hν)을 조사한다. 도 3a에서는 불투명 패턴(23)이 하나만 도시되어 있지만, 실제로는 다수의 불투명 패턴이 매트릭스 형태로 주기적으로 배열되어 하나의 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10)를 제조한다.
(b) 도 3b는 포토레지스트(22h)를 노광 후 현상한 상태를 나타낸다. 이와 같이 패턴화된 포토레지스트(22h)를 습식 에칭 또는 건식 에칭을 위한 에칭 마스크로 사용하여 실리콘 산화막(21)을 선택적으로 제거하고, 포토레지스트(22h)의 개구부(22A)의 밑면에 실리콘 기판(11)의 표면의 일부를 노출시킨다. 이 경우, 실리콘 산화막(41)을 보호하기 위해 제1 주면(11B) 측에서는 실리콘 산화막(41)에도 다른 포토레지스트(도시 생략)가 도포된다. 그 다음, 포토레지스트(22h)를 벗겨내면 도 3c에 나타낸 것과 같은 상태가 된다. 도 3c에 나타낸 것과 같이 산화막(21)에 개구부(21A)가 형성되어 제2 주면(11A)의 일부가 노출된다. 도 3a에는 개구부(21A)를 하나만 도시하였지만, 실제로는 다수의 개구부(21A)가 매트릭스 형태로 주기적으로 배열되어 하나의 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10a)를 제조한다.
(c) 실리콘 산화막(21)의 개구부(21A)에서 노출된 실리콘 기판(11)의 표면의 일부를 포함하여, 인 유리(PSG)나 비소유리(AsSG) 등의 농도가 높은 불순물 첨가 박막을 전면 피착한다. PSG 막은 n형의 불순물이나 인(P)을 포함하고, AsSG 막은 비소(As)를 포함한다. 그리고, 소정의 확산온도에서 소정의 확산시간동안 열처리를 가하여 n형 불순물을 선택적으로 확산시키고, 도 3d에 나타낸 것과 같이 높은 불순물 농도를 갖는 n형의 제1 반도체 영역(14a)을 형성한다. 도 3d에는 제1 반도체 영역(14a)을 하나만 도시하고 있지만, 다수의 제1 반도체 영역(14a)이 매트릭스 형태로 주기적으로 배열되어 실리콘 웨이퍼(11)에서 다수의 반도체 다이오드(10a)를 제조한다. 그 다음, 불순물 첨가 박막(24)을 제거한다. 제1 반도체 영역(14a)의 확산깊이는 최종적으로 실리콘 기판(11) 두께의 반 정도로 깊어지기 때문에, 확산계수가 높은 인(P)을 n형의 불순물 원소로서 사용하는 것이 바람직하다. 특히, 후술하는 바와 같이 p형의 제2 반도체 영역 형성 시에 p형 불순물 보다 확산계수가 높은 n형 불순물 원소를 선택하는 것이 바람직하다. 불순물 첨가 박막을 사용하지 않고 염화인(POCl3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한 31P
+ 등의 불순물 이온을 3 ×1015㎝-2∼5 ×1016㎝-2 등의 소정의 주입량으로 주입한 다음에 원하는 깊이까지 드라이브-인(열 처리)하는 것도 가능하다. 75As+이 주입될 수 있지만, 비소(As)는 확산 계수가 낮아 높은 확산온도와 장시간의 확산시간이 필요하기 때문에 바람직하지 않다. 불순물 첨가 박막(24)이 사용되는 경우, 이 불순물 첨가 박막(24)은 나중에 습식 에칭 또는 건식 에칭에 의해 제거된다. 불순물 첨가 박막(24)이 사용되지 않더라도, 드라이브-인 시에 확산창 안에 형성된 PSG 막이 습식 에칭이나 건식 에칭에 의해 제거된다.
(d) 계속해서, 실리콘 기판(11)의 제1 주면(11B) 상의 실리콘 산화막(41)을 제거하기 위해 실리콘 기판(11)의 제2 주면(11A)에 포토레지스트(도시 생략)가 도포된다. 그 다음, 도 3e에 나타낸 것과 같이, 실리콘 기판(11)의 제1 주면(11B)에 인(P)이나 비소(As) 등의 도너 불순물을 전면 확산시켜 높은 불순물 농도(예컨대, 2 ×1019/㎤ 정도)를 갖는 n형의 제3 반도체 영역(15)을 형성한다. 이 때, 도 3d에서 얕은 n형의 제1 반도체 영역(14)이 점점 깊어져, 깊어진 n형의 제1 반도체 영역(14b)이 된다. n형의 제1 반도체 영역(14b)의 주변 영역은 n형의 제5 반도체 영역(16) 그대로 실리콘 기판(11) 고유의 불순물 농도를 유지한다. 불순물 첨가 박막을 사용하지 않고 염화인(POCl3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한 31P+이나 75As+ 등의 불순물 이온을 3 ×1015
㎝-2∼5 ×1016㎝-2 등의 소정의 주입량으로 주입한 다음에 원하는 확산깊이까지 드라이브-인(열 처리)하는 것도 가능하다. 제1 반도체 영역(14b)과 제3 반도체 영역(15) 사이에 끼워진 실리콘 기판으로 구성된 층의 두께는 공정(도 3i 참조)중에 특정 시기에 층을 눌러 설정한 두께로 설정되는 것이 바람직하며, 후술하는 바와 같이 p형의 제4 반도체 영역(12)이 제2 주면(11A) 전면에 형성되어, 결국 제1 반도체 영역(14)이 제3 반도체 영역(15)에 완벽하게 접속하게 된다. 도 3e에 도시한 바와 같이, 실리콘 기판(11)의 제1 주면(11B) 및 제2 주면(11A)의 확산창 안에 형성된 PSG 막이 습식 에칭 또는 건식 에칭에 의해 제거된다.
(e) 다음에, 실리콘 기판(11)의 제1 주면(11B)에 열 산화를 실행하여 두께가 300㎚∼1.5㎛인 새로운 실리콘 산화막(42)을 형성한다. 이 때, 실리콘 기판(11)의 제2 주면(11A)의 제1 반도체 영역(14)에 사용하는 확산창 안에도 두께가 300㎚∼1.5㎛인 새로운 실리콘 산화막(43)을 형성한다. 실리콘 기판(11)의 제2 주면(11A)의 실리콘 산화막은 막 두께가 약간 증가한다. 그리고, 도 3f에 도시한 바와 같이, 실리콘 기판(11)의 제2 주면(11A) 측에 예컨대 네거티브형의 포토레지스트(25)를 예컨대 스핀코팅에 의해 도포한다. 그리고, p형의 제2 반도체 영역(13)을 형성하기 위한 패턴을 가진 포토마스크(26)를 포토레지스트(25) 위에 적당히 배치하여 노광을 조사한다. 포토마스크(26)에 있어서 비 노광부분의 불투명 패턴에는 도 3a에 나타낸 포토마스크(23)의 불투명 패턴보다 면적이 넓은 것을 사용한다.
(f) 그리고, 이와 같이 노출된 포토레지스트(25)를 현상한 후, 포토레지스트(25)의 개구부(25A) 밑면에 노출되는 실리콘 산화막(21)의 일부를 선택적으로 습식 에칭 또는 선택적으로 건식 에칭하면, 도 3g에 도시한 구조가 형성된다. 이 경우, 제1 주면(11B) 측의 실리콘 산화막(42)에 포토레지스트(도시 생략)를 도포하여 실리콘 산화막(42)을 보호한다.
(g) 그 후, 포토레지스트(25)를 벗겨내고 억셉터 불순물인 붕소(B) 등의 도판트를 포함하는 불순물 농도가 높은 붕소유리(BSG) 막 등의 불순물 첨가 박막(27)을 피착한다. 소정의 확산 온도에서 소정의 확산 시간동안 열처리를 가하여 억셉트 불순물을 선택적으로 확산하고, 도 3h에 도시한 것처럼 노출된 실리콘 기판의 제2 주면(11A) 측으로부터 불순물 농도가 높은 p형의 제2 반도체 영역(13a)을 형성한다. 이 p형의 제2 반도체 영역(13a)을 형성하기 위한 드라이브-인(열처리)에 의해, 도 3g에 도시한 n형의 제1 반도체 영역(14b)은 안쪽으로 더 눌러 더 깊어진 제1 반도체 영역(14c)이 된다. 이 단계에서는, 제1 반도체 영역(14c)과 제3 반도체 영역(15) 사이에 실리콘 기판(11)으로 이루어진 얇은 층이 개재하는 것도 가능하다. 제1 반도체 영역(14c)의 선단과 제3 반도체 영역(15)의 선단 사이에 끼워진 실리콘 기판(11)으로 이루어진 층의 두께는, p형의 제4 반도체 영역(12)을 전면에 형성하는 공정(도 3i 참조)에서 안쪽으로 눌러, 최종적으로 제1 반도체 영역(14)과 제3 반도체 영역(15)이 완전히 접속하게 된다. 그 후, 제2 주면(11A)의 불순물 첨가 박막(27)과 실리콘 산화막(21)을 습식 에칭 또는 건식 에칭에 의해 제거한다. 습식 에칭의 경우, 제1 주면(11B) 측의 실리콘 산화막(42) 위에도 포토레지스트(도시 생략)를 도포하여 실리콘 산화막(42)을 보호하는 것은 물론이다.
(h) 도 3f에 나타낸 것과 같이, 실리콘 기판(11)의 제2 주면(11A)으로부터 전면을 따라, 예컨대 붕소(B) 등의 억셉터 불순물을 전면 확산시켜 평면 p형의 제4 반도체 영역(12)을 형성한다. 평면 p형 제 반도체 영역(12)을 형성하기 위해 드라이브-인(열 처리) 함으로써, 도 3h에 도시한 p형의 제2 반도체 영역(13a) 및 제1 반도체 영역(14c)의 선단을 안쪽으로 더 눌러 p형의 제2 반도체 영역(13) 및 제1 반도체 영역(14)이 된다. 그 결과, 도 3i에 도시한 것과 같이 제1 반도체 영역(14)이 제3 반도체 영역(15)에 완전하게 접속된다. 평탄한 p형의 제4 반도체 영역(12)을 형성하기 위한 억셉터 불순물의 전면 확산에는, 붕소유리(BSG) 등의 불순물 첨가 박막을 사용하는 방법이나 질화붕소(BN) 등의 고체 소스 또는 삼브롬화붕소(BBr3) 등의 액체 소스를 사용하는 기상 확산법도 가능하다. 또한, 11B+
이나 49BF2
+ 등의 불순물 이온을 3 ×1015㎝-2∼5 ×10
16㎝-2 등의 소정의 주입량으로 주입한 다음, 원하는 확산깊이로 드라이브-인(열 처리) 하는 것도 가능하다. 그 결과, 도 3i에 나타낸 것과 같이, 실리콘 기판(11)의 제2 주면(11A) 측 전면에 형성된 p형의 제4 반도체 영역(12)과 제1 주면(11B) 측 전면에 형성된 n형의 제3 반도체 영역(15) 사이에 n형의 제1 반도체 영역(14)이 끼워진다. 또한, p형의 제2 반도체 영역(13)과 n형의 제1 반도체 영역(14) 둘레에는 실리콘 기판(11) 고유의 불순물 농도를 갖는 n형의 제5 반도체 영역(16)이 형성되어 p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(14)을 둘러싼다. 그리고, n형의 제1 반도체 영역(14)은 n형의 제5 반도체 영역(16)보다 불순물 농도가 높게 형성된다. 그리고, n형의 제1 반도체 영역(14)은 p형의 제4 반도체 영역(12)의 중앙부분에서 팽창된 p형의 제2 반도체 영역(13)과 접속된 만곡면으로 제1 pn 접합면(19)을 형성한다. 더욱이, p형의 제4 반도체 영역(12) 및 비교적 불순물 농도가 낮은 n형의 제5 반도체 영역(16)이 서로 접속하여 제2 pn 접합면을 형성한다.
(i) 그 다음, 도 3j에 나타낸 것과 같이, p형의 반도체 층(12) 및 n형의 반도체 층(15)의 표면에는 진공 증착법이나 스퍼터링법에 의해 금속 박막이 피착되어, 두께가 1㎛∼10㎛ 정도인 제1 주 전극 층(18) 및 제2 주 전극 층(17)을 형성한다.
(j) 마지막으로 도 3k에 나타낸 것과 같이, 예컨대 실리콘 기판(11)의 제1 주면(11B)(전극(18)의 외측) 전체에 걸쳐 합성수지 시트(28)를 붙여, 도 3k에 나타낸 것과 같이 점선으로 표시한 다이싱 라인(29)을 따라 절단한다. 도 3k에서는 2개의 다이싱 라인(29)만 도시하였지만, 매트릭스 형태로 규정된 다수의 다이싱 라인(29)이 있다. 즉, 도 3k에서는 반도체 다이오드를 하나만 개시하고 있지만, 실제로는 매트릭스 형태로 주기적으로 배열된 다수의 반도체 다이오드가 실리콘 웨이퍼(11)에서 동시에 제조된다. 합성수지 시트(28)로는 실제로 폴리에틸렌 막, 폴리프로필렌 막, 폴리염화비닐 막, 폴리에틸렌텔레프탈레이트 막, 폴리부틸렌텔레프탈레이트 막, 폴리부텐 막, 폴리부타디엔 막, 폴리우레탄 막, 폴리메틸펜텐 막, 에틸렌-비닐아세트산 공중합체 막, 에틸렌-(메트)아크릴산 공중합체 막, 에틸렌-(메트)아크릴산메틸 공중합체 막, 에틸렌-(메트)아크릴산에틸 공중합체 막 등이 사용될 수 있다. 합성수지 시트(28)는 이 막들의 적층 막이 될 수 있다. 합성수지 시트(28)의 막 두께는 일반적으로 10∼300㎛ 정도이고, 바람직하게는 50∼200㎛ 정도이다. 이러한 방법으로 다이싱 라인(29)을 따라 절단된 평면이 상기 설명한 바와 같이 칩 외측면(20)이 된다. 이 절단공정에 의해 직육면체형으로 각각 형성된 칩은 도 2a에 나타낸 반도체 다이오드(10a)에 각각 사용될 수 있다. 절단공정 뒤에는, 직육면체 구조 또는 칩 상태의 다수의 반도체 다이오드(10a)를 합성수지 시트(28)에 부착한 상태로 보관 및 운송할 수 있다. 이 때문에, 제품 출하를 위한 포장공정 또는 조립공정 시에 합성수지 시트(28)에 부착된 다수의 반도체 다이오드(10a)를, 예컨대 콜렛 등의 지그에 각각 장착할 때에도 용이하게 취급하는 것이 가능하다.
본 실시형태의 반도체 장치의 제조방법에 의하면, 직육면체 반도체 다이오드(10a)의 칩 외측면(20)이 다이싱 공정에 의해 절단된 것처럼 실리콘 기판(11)의 양 주면에 대하여 거의 수직으로 형성된다. 따라서, 종래와 같이 베벨 구조를 형성하기 위한 여러 가지 가공공정이 필요 없어, 제조공정 수를 대폭 줄일 수 있다.
(제2 실시형태)
여기서, 본 발명의 제2 실시형태에 관한 반도체 다이오드(10c)를 도 4를 이용하여 설명한다. 도 4에 도시한 반도체 다이오드의 제조에는, 제1 실시형태에서의 확산 방향과는 반대로 n형의 제1 반도체 영역(34)이 실리콘 기판(11)의 제1 주면(11B) 측으로부터 선택적으로 확산된다. 여기서, n형의 제1 반도체 영역(14)은 도 2a에 도시한 것처럼 아래로 볼록인 만곡면을 갖고 있다. 반면에, n형의 제1 반도체 영역(34)은 도 4에 도시한 것처럼 위로 볼록인 만곡면을 갖고 있다. p형의 제2 반도체 영역(13)은 도 4에 도시한 것처럼 아래로 볼록인 만곡면을 가지며, 도 2a에서도 마찬가지이다.
즉, p형의 제4 반도체 영역(12) 및 제2 반도체 영역(13)은 실리콘 기판의 제2 주면(11A)으로부터 확산되어 형성되고, n형의 제3 반도체 영역(15) 및 제1 반도체 영역(34)은 실리콘 기판(11)의 제1 주면(11B)으로부터 확산되어 형성된다. 이 때문에, 제2 실시형태에서는 n형과 p형의 불순물 원소의 보상 등의 문제가 발생하지 않는다. 따라서, 제1 실시형태의 반도체 다이오드(10a, 10b)에 비하여 각 반도체 영역(34, 13)의 n형 불순물 농도 및 p형 불순물 농도를 쉽게 제어할 수 있다는 이점이 있다. 그 밖에는 제1 실시형태에 사용되는 반도체 다이오드(10a)와 실질적으로 동일한 구조이며 거의 동일한 기능을 하기 때문에 중복되는 설명은 생략한다.
다음에, 본 발명의 제2 실시형태의 반도체 다이오드(10c)를 제조하는 방법에 대해 도 5a∼5e에 나타낸 공정 단면도를 이용하여 설명한다.
(a) 우선, 제1 도전형(n형)의 실리콘 기판(실리콘 웨이퍼)(11)을 준비한다. 그리고, 이 실리콘 기판(11)의 제1 주면(11B) 및 제2 주면(11A)을 열 산화하여 두께가 300㎚∼1.5㎛인 산화막(41, 21)을 각각 형성한다. 그 다음, 사진 석판술 및 에칭 기술을 이용하여 제2 주면(11A) 상의 실리콘 산화막(21)에 확산창을 형성한다. p형 불순물 원소인 붕소(B) 원자의 사전 피착법 후에, 이 확산창을 이용하여 붕소(B) 원자를 선택적으로 도입한다. 사전 피착법 실행 시에 실리콘 기판(11)의 제2 주면(11A)의 확산창 안에 형성된 BSG 막을 습식 에칭을 이용하여 제거한다. 사전 피착법에 의해 도입된 직후의 p형 불순물 원소는 도 5a에 도시한 것처럼 1㎛ 정도 이하로 매우 얕은 제2 반도체 영역(13a)을 형성한다.
(b) 실리콘 기판(11)을 열 산화하여 제2 주면(11A)의 확산창 안에서 노출된 제2 주면(11A)에서 두께가 300㎚∼500㎚인 실리콘 산화막(44)을 형성하고, 제2 주면(11A)의 노출된 부분을 실리콘 산화막(21, 44)으로 덮는다. 사진 석판술 및 에칭 기술을 이용하여 제1 주면(11B)의 실리콘 산화막(41)에 확산창이 형성된다. 그리고, 이 확산창을 이용하여, n형 불순물 원소인 인(P) 원자를 사전 피착법에 의해 선택적으로 도입하여 도 5b에 나타낸 것과 같이 제1 반도체 영역(34a)을 형성한다. 도 5b는 사전 피착법 실행 시에 실리콘 기판(11)의 제1 주면(11B)의 확산창 안에 형성된 PSG 막을 습식 에칭을 이용하여 제거한 상태를 나타낸다. n형 불순물 원소의 사전 피착법 실행시의 열 처리에 의해, 제2 반도체 영역(13a)은 도 5a에 도시한 것보다 약간 깊게 눌려 도 5b에 도시한 것처럼 약간 깊어진 제2 반도체 영역(13b)이 된다. 또한, 산소성 분위기에서 소정의 확산온도로 드라이브-인(열 처리)하여, 도 5c에 도시한 것처럼 제1 반도체 영역(34c)과 제2 반도체 영역(13b)을 형성한다. 산소성 분위기에서의 드라이브-인 처리에 의해, 확산창이 노출된 실리콘 기판(11)의 제1 주 전극(11B)에서도 새로운 실리콘 산화막(45)이 형성된다. 이 시점에서, 제1 반도체 영역(34c)과 제2 반도체 영역(13b) 사이에 실리콘 기판(11)으로 이루어진 층이 개재된다.
(c) 다음에, 제1 주면(11B)의 실리콘 산화막(41)을 전면 제거한다. 그리고, 전면 사전 피착법에 의해 제1 주면(11B)에 n형 불순물 원소를 도입한다. 그 다음, 열처리에 의해 추가적으로 드라이브-인 하여, 도 5d에 나타낸 것과 같이 제5 반도체 영역(15a)을 전면에 형성한다. 도 5d는 제5 반도체 영역(15a) 형성 시에 실리콘 기판(11)의 제1 주면(11B)에 형성되는 PSG 막을 습식 에칭을 이용하여 제거한 뒤의 상태를 나타낸다. 이 시점에서, 도 5c에 도시한 제1 반도체 영역(34c)과 제2 반도체 영역(13b)은 더욱 깊게 눌려, 더 깊은 제1 반도체 영역(34d)과 더 깊은 제2 반도체 영역(13c)이 된다. 더 깊은 제1 반도체 영역(34d)과 더 깊은 제2 반도체 영역(13c) 사이에는 얇은 실리콘 기판(11)으로 이루어진 층이 아직 개재하고 있다.
(d) 그 다음, 실리콘 기판(11)을 더 열 산화하여, 제1 주면(11B)에 두께 300㎚∼500㎚의 새로운 실리콘 산화막(46)을 형성한다. 그리고, 제2 주면(11A)의 실리콘 산화막(21)을 전면 제거한다. 그 후에, 전면 사전 피착법에 의해 제2 주면(11A)에 p형 불순물을 도입하고 열 처리를 더 하여 도 5e에 나타낸 것과 같이 제4 반도체 영역(12)을 전면에 형성한다. 도 5e는 제4 반도체 영역(12) 형성 시에 실리콘 기판(11)의 제2 주면(11A)에 형성되는 BSG 막을 습식 에칭을 이용하여 제거한 뒤의 상태를 나타낸다. 이 시점에서는, 더 깊은 제1 반도체 영역(34d)과 더 깊은 제2 반도체 영역(13c)은 더욱 깊게 서로 눌러, 최종 제1 반도체 영역(34)과 최종 제2 반도체 영역(13)이 되어, 서로 pn 접합을 형성한다. 그 결과, p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(34)의 주위에는 실리콘 기판(11) 고유의 불순물 농도를 갖는 n형의 제5 반도체 영역(16)이 p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(34)을 둘러싸도록 잔류한다.
그 후의 공정은 제1 실시형태의 도 3j 이후에서 설명한 공정과 동일하므로 설명을 생략한다.
본 발명의 제2 실시형태의 반도체 다이오드(10c)의 제조방법에 있어서, 제1 반도체 영역(34)을 형성하는 공정이나 제2 반도체 영역(13)을 형성하는 공정이나 어느 것을 먼저 행할지 선택할 수 있다. 또한, 제3 반도체 영역(15)을 형성하는 공정이나 제4 반도체 영역(12)을 형성하는 공정이나 어느 것을 먼저 행할 수 있다.
(제3 실시형태)
도 6은 본 발명의 제3 실시형태에 따른 반도체 장치인 정전압 다이오드(반도체 다이오드)의 구조를 나타내는 단면도이다. 제3 실시형태의 반도체 다이오드(10d)는 제1 도전형(n형)의 제1 반도체 영역(34), 제2 도전형(p형)의 제2 반도체 영역(13), 제1 도전형(n형)의 제3 반도체 영역(15), 제2 도전형(p형)의 제4 반도체 영역(12), 제1 반도체 영역(34)보다 불순물 농도가 낮은 제1 도전형(n형)의 제5 반도체 영역(16)으로 구성된다. 제2 도전형은 제1 도전형의 반대이며, 제1 도전형이 p형이고 제2 도전형이 n형인 것이 가능하다. 도 6에 나타낸 것과 같이, 제1 반도체 영역(34)은 제1 단면 및 이 제1 단면에 대향하는 제2 단면, 제1 단면과 제2 단면을 접속하는 제1 외측면을 포함한다. 제2 반도체 영역(13)은 제3 단면 및 이 제3 단면에 대향하는 제4 단면, 제3 단면을 제4 단면에 접속하는 제2 외측면을 포함한다. 제4 단면은 제1 반도체 영역(34)의 제1 단면에 접속되고 있다. 제3 반도체 영역(15)은 제1 반도체 영역(34)의 제2 단면에서 제1 반도체 영역(34)에 접속하고 있다. 제4 반도체 영역(12)은 제3 단면의 근방의 제2 외측면의 상부에서 제2 반도체 영역(13)에 접속하고 있다. 제5 반도체 영역(16)은 제1 반도체 영역(34)의 제1 외측면 및 제2 반도체 영역(13)의 제2 외측면에 접속하는 내주면을 포함하고, 또한 제3 반도체 영역(15)과 제4 반도체 영역(12) 사이에 위치한다. 제4 반도체 영역의 불순물 농도가 제2 반도체 영역(13)의 불순물 농도보다 높으면, 제4 반도체 영역(12)의 억셉트 불순물이 제2 반도체 영역(13)의 상부를 차지하여 제2 반도체 영역(13)의 면적을 축소시키기 때문에, 제2 도전형의 제4 반도체 영역(12)은 제3 단면에서 제2 반도체 영역에 접속할 수 있다.
n형의 제1 반도체 영역(34)에는 오목부(U 홈)가 형성되어, 오목부의 내부에는 제1 반도체 영역(34)과 옴 접촉하도록 제1 반도체 영역(34)보다 전도율이 높은 제1 주 전극 플러그(64)가 묻혀 있다. p형의 제2 반도체 영역(13)에도 오목부(U 홈)가 형성되어 오목부의 내부에 제2 반도체 영역(13)과 옴 접촉하도록 제2 반도체 영역(13)보다 전도율이 높은 제2 주 전극 플러그(63)가 묻혀 있다. 제1 주 전극 플러그(64) 및 제2 주 전극 플러그(63)는 각각 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo) 등의 고융점 금속이나 이 고융점 금속의 규소 화합물(WSi2, TiSi2, MoSi2) 등으로 구성된 높은 전도율의 재료로 구성된다. 폴리실리콘이나 이들 규소 화합물로 구성된 폴리사이드로 플러그를 구성하는 것도 가능하다. 또한, p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(34)을 둘러싸도록 n형의 제5 반도체 영역(16)이 형성되어 있다. 이 n형의 제5 반도체 영역(16)은 제2 주면에 따라 형성된 p형의 제4 반도체 영역(12)과, 제2 주면에 따라 형성된 n형의 제3 반도체 영역(15)과 접속하도록 형성되어 있다. 또한, 실리콘 기판(11)의 주면(11A, 11B)의 표면에는 각각 옴 접촉하도록 알루미늄(Al) 등의 금속 박막으로 이루어지는 제1 주 전극 층(18) 및 제2 주 전극 층(17)이 형성되어 있다. 더욱이, 제1 주 전극 층(18)은 제1 주 전극 플러그(64)를 통해 n형의 제1 반도체 영역(34)에 접속되어 있다. 마찬가지로, 제2 주 전극 층(17)은 제2 주 전극 플러그(63)를 통해 p형의 제2 반도체 영역(13)에 접속되어 있다.
그 결과, 실리콘 기판(11)의 제2 주면(11A) 측 전면에 형성된 p형의 제4 반도체 영역(12)과 제1 주면(11B) 측 전면에 형성된 n형의 제3 반도체 영역(15) 사이의 영역과 반도체 다이오드(10d)의 평면 중앙에, p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(34)이 개재된다. 그리고, 이들 p형의 제2 반도체 영역(13) 및 n형의 제1 반도체 영역(34) 주위에는, 실리콘 기판(11) 고유의 불순물 농도(비교적 낮은 불순물 농도)를 갖는 n형의 제5 반도체 영역(16)이 p형의 제2 반도체 영역(13) 및 제1 반도체 영역(34)을 둘러싸도록 형성되어 있다.
도면은 생략하고 있지만, 도 2a 및 도 4와 같이, 반도체 다이오드(10d)는 직육면체형을 형성하도록 칩 외측면이 실리콘 기판(11)의 양쪽 주면에 대하여 거의 수직으로 형성된다. 그 결과, 제2 pn 접합면(p형의 제4 반도체 영역(12)과 비교적 불순물 농도가 낮은 n형의 제5 반도체 영역(16)과의 pn 접합면)의 종단부는 제1 및 제2 실시형태와 마찬가지로 칩 외측면을 노출한다.
제3 실시형태의 반도체 다이오드(10d)에서는, 식(1)으로 규정되는 소정의 불순물 농도(NB)를 갖는 n형의 제1 반도체 영역(34)이, p형의 제4 반도체 영역(12)의 중앙부분으로부터 팽창되는 p형의 제2 반도체 영역(13)에 접속하여, 기판(11) 내부에 국소적인 제1 pn 접합면을 구성하고 있다. 이 때문에, 제1 주 전극 층(18) 및 제2 주 전극 층(17) 사이에 역방향 전압을 인가함으로써, 내부에 국소적인 제1 pn 접합면 및 칩 외측면에 노출하는 주변부의 제2 pn 접합면을 갖는 장치에서의 항복 발생을 관찰하면, 제1 pn 접합면에서 주위 영역에 배치된 제2 pn 접합면에 우선하여 항복이 일어나는 것을 알 수 있다. 이것은, 전계 강도가 가장 높은 위치에서 항복이 일어나기 때문이다. 즉, 불순물 농도가 낮은 n형 반도체 영역(6)의 제2 pn 접합보다 불순물 농도가 높은 n형 반도체 영역(34)의 제1 pn 접합에서의 전계 강도가 더 높기 때문이다. 즉, 제3 실시형태에서는, 제2 pn 접합면이 외부에 노출되는 부분이 있더라도, 내부에 국소적인 제1 pn 접합면에서 항복이 발생하여, 외부 노출부분의 제2 pn 접합면에 작용하는 표면 전계 강도의 부담이 없다.
이러한 제1 주 전극 플러그(64) 및 제2 주 전극 플러그(63)를 형성함으로써, n형의 제1 반도체 영역(34) 및 p형의 제2 반도체 영역(13)에 각각 직접 금속 전극 층을 접속할 수 있다고 하는 이점이 있다. 도 6에서는, 제1 주 전극 플러그(64)와 제2 주 전극 플러그(63) 사이에서 반도체 소자의 주 전류의 통로가 되는 주 동작영역이 정의된다. 더욱이, 제1 주 전극 층(18) 및 제2 주 전극 층(17)을 포함하는 넓은 면적으로 금속 전극 층이 반도체 영역에 접촉할 수 있기 때문에, 옴 접촉에 따르는 접촉저항을 낮출 수 있다. 따라서, 기생저항의 영향을 충분히 작게 하여 정밀도가 보다 높은 정전압 다이오드를 실현할 수 있다. 그 밖의 것들은 제1 실시형태에서 사용한 반도체 다이오드(10a)와 실질적으로 동일한 구조이고, 거의 동일한 기능이기 때문에 중복되는 설명은 생략한다.
다음에, 제3 실시형태의 반도체 다이오드(10d)를 제조하는 방법에 관해 도 7a∼도 7d에 나타낸 공정 단면도를 이용하여 설명한다.
(a) 우선, 제1 도전형(n형)의 실리콘 기판(실리콘 웨이퍼)(11)을 준비한다. 그리고, 이 실리콘 기판의 제1 주면(11B) 및 제2 주면(11A)을 열 산화하고, 각각 두께가 800㎚∼2.0㎛인 실리콘 산화막을 형성한다. 그 다음, 실리콘 기판(11)의 제2 주면(11A)을 포토레지스트로 코팅하여 실리콘 기판의 제1 주면(11B)의 실리콘 산화막을 제거한다. 그리고, 사전 피착법에 의해 실리콘 기판(11)의 제1 주면(11B) 전면에 도너 불순물을 확산하여 불순물 농도가 높은 n형의 제3 반도체 영역(15)을 형성한다. 산화성 분위기에서 드라이브-인하여, 실리콘 기판(11)의 제1 주면(11B)에 두께가 800㎚∼2.0㎛인 실리콘 산화막(52)을 형성한다. 그 후, 실리콘 기판(11)의 제1 주면(11B)을 포토레지스트로 코팅하여, 실리콘 기판(11)의 제2 주면(11A)의 실리콘 산화막을 제거한다. 그리고, 제2 주면(11A)으로부터 억셉터 불순물을 도입하고 산화성 분위기에서 드라이브-인 처리를 하여, 도 7a에 나타내는 것과 같이 불순물 농도가 높은 p형의 제4 반도체 영역(12)을 전면에 형성한다. 이 때, 도 7a에 나타낸 것과 같이, 실리콘 기판(11)의 제2 주면(11A)에 두께가 300㎚∼1.5㎛인 새로운 실리콘 산화막(51)이 형성된다. 또한, 제3 반도체 영역(15)의 형성이나 제4 반도체 영역(12)의 형성이나 어느 것을 먼저 하더라도 상관없다.
(b) 그 다음, 사진 석판술 및 반응성 이온 에칭(RIE)을 이용하여 제1 주면(11B)의 실리콘 산화막(52)을 선택적으로 에칭하고, 실리콘 기판(11)의 제1 주면(11B)의 일부를 노출시킨다. 실리콘 산화막(52)의 선택적인 에칭에 사용한 포토레지스트를 제거한 후, 실리콘 산화막(52)을 에칭 마스크로 사용하여, 예컨대 삼염화붕소(BCl3), 사염화규소(SiCl4), 삼염화인(PCl3) 등의 에칭 가스를 사용한 RIE 또는 전자 사이클로트론 공명(ECR) 이온 에칭 등에 의해, 도 7b에 나타낸 것과 같은 제1 확산 트렌치(62)를 형성한다. 제1 확산 트렌치(62)는 n형의 제3 반도체 영역(15)을 관통하는 깊이, 예컨대 100㎛∼150㎛ 정도의 깊이로 형성된다. 마찬가지로, 실리콘 산화막을 패턴화된 에칭 마스크로 사용하여, 실리콘 기판(11)의 제2 주면(11A)에도 도 7b에 나타낸 것과 같은 제2 확산 트렌치(61)를 형성한다. 제2 확산 트렌치(61)는 p형의 제4 반도체 영역(12)을 관통하는 깊이, 예컨대 100㎛∼150㎛ 정도의 깊이로 형성된다.
(c) 그리고, 이 실리콘 기판(11)을 열 산화하여, 제1 확산 트렌치(62) 및 제2 확산 트렌치(61)의 내부에 두께가 300㎚∼600㎚인 새로운 실리콘 산화막(53)을 형성한다. 그 후, 실리콘 기판(11)의 제2 주면(11A)에 포토레지스트를 도포하고, 다시 사진 석판술에 의해 제2 확산 트렌치(61) 위치의 포토레지스트만을 제거한다. 이 경우, 실리콘 기판(11)의 제1 주면(11B)을 포토레지스트로 코팅하여 새로운 실리콘 산화막(53)을 보호하고, 제2 확산 트렌치(61) 내부의 실리콘 산화막을 선택적으로 제거한다. 제2 확산 트렌치(61)의 내벽 및 하부에서 노출하는 실리콘 기판(11)에 대하여, 사전 피착법에 의해 억셉터 불순물을 도입하여, 소정의 확산깊이, 예컨대 10㎛∼15㎛ 정도로 드라이브-인하여, 도 7c에 나타낸 것과 같이 불순물 농도가 높은 p형의 제2 반도체 영역(13)을 제2 확산 트렌치(61)의 근방에 선택적으로 형성한다. 그 결과, 제4 반도체 영역(12)은 제3 단면 근방의 제2 외측면의 상부에서 제2 반도체 영역(13)에 접속된다. 그러나, 제4 반도체 영역(12)의 불순물 농도가 제2 반도체 영역(13)의 불순물 농도보다 높으면, 제4 반도체 영역(12)에 대한 억셉트 불순물이 제2 반도체 영역(13)의 상부로 확산되어 제4 반도체 영역(12)과 제2 반도체 영역(13)과의 경계면을 변화시켜 제2 반도체 영역(13)의 면적을 축소시키기 때문에, 제4 반도체 영역(12)이 제3 단면, 또는 제2 반도체 영역(13) 표면에서 제2 반도체 영역과 접촉할 수 있다.
(d) p형의 제2 반도체 영역(13)에 필요한 깊이를 얻기 위해 산화성 분위기에서 드라이브-인 함으로써, 제2 확산 트렌치(61) 내부에 두께가 300㎚∼600㎚인 산화막(54)을 형성한다. 그 후, 실리콘 기판(11)의 제1 주면(11B)에 새로운 포토레지스트를 도포한다. 그리고, 사진 석판술에 의해 제1 확산 트렌치(62)를 노출하도록 포토레지스트를 형성한다. 또한, 실리콘 기판(11)의 제2 주면(11A)을 포토레지스트로 코팅하여 산화막(54)을 보호하고, 제1 확산 트렌치(62) 내부의 실리콘 산화막을 선택적으로 제거한다. 그리고, 제1 확산 트렌치(62)의 내벽 및 하부에 노출된 실리콘 기판(11)에 대하여 사전 피착법에 의해 도너 불순물을 도입한다. 그리고, 소정의 확산깊이, 예컨대, 30㎛∼50㎛ 정도로 드라이브-인 처리를 하여, 도 7d에 나타낸 것과 같은 n형의 제1 반도체 영역(34)을 형성한다. 그리고, 제1 확산 트렌치(62)의 근방에 불순물 농도가 높은 n형의 제1 반도체 영역(34)을 선택적으로 형성한다. 이 때, p형의 제2 반도체 영역(13)도 더욱 깊게 확산된다. 그 결과, 도 7d에 나타낸 것과 같이, n형의 제1 반도체 영역(34)과 제2 반도체 영역(13) 사이에 제1 pn 접합면이 형성된다. 또한, 제1 반도체 영역(34)을 먼저 형성하고 나서 제2 반도체 영역(13)을 형성하는 것도 가능하다.
(e) 그 다음, W, Ti, Mo 등의 고융점 금속과, 이것들의 규소 화합물(WSi2, TiSi2, MoSi2) 등을 선택적인 CVD법에 의해 제1 확산 트렌치(62) 및 제2 확산 트렌치(61) 내부에 선택적으로 피착하여, 제1 확산 트렌치(62) 및 제2 확산 트렌치(61) 내부에 제1 주 전극 플러그(64) 및 제2 주 전극 플러그(63)를 각각 묻는다. 전면 CVD법에 의해 고융점 금속이나 이것들의 규소 화합물을 전면에 피착하고, 에칭 백 공정이나 화학적 기계 연마(CMP) 등의 평탄화 공정이 이어지는 것도 가능하다. 제4 반도체 영역(12)이 제3 단면에서 제2 반도체 영역(13)에 접속하면, 제4 반도체 영역(12)의 불순물 농도가 제2 반도체 영역(13)의 불순물 농도보다 높은 경우에는, 제2 주 전극 플러그(63)가 제4 반도체 영역(12)을 관통하여 제2 확산 트렌치(61)를 묻는다.
그 후의 공정은 제1 실시형태의 도 3j 이후에서 설명한 공정과 동일하므로 설명을 생략한다.
제1 확산 트렌치(62) 및 제2 확산 트렌치(61) 내부에 제1 반도체 영역(34) 및 제2 반도체 영역(13)을 형성한 뒤에 제3 반도체 영역(15) 및 제4 반도체 영역(12)을 형성하는 것도 가능하다.
제3 실시형태의 반도체 다이오드(10d)의 제조방법에 의하면, 제1 확산 트렌치(62)와 제2 확산 트렌치(61)를 통해 반도체 기판(11)에 제1 반도체 영역(34) 및 제2 반도체 영역(13)이 형성되기 때문에, 고온 및 장시간의 열 확산처리가 불필요하기 때문에 생산량이 향상된다. 그리고, 고온 및 장시간의 열 확산처리에 의한 결정 결함이 일어나지 않게 된다. 또한, 비교적 얕은 확산이 요구되기 때문에, 제1 반도체 영역(34) 및 제2 반도체 영역(13)의 불순물 농도가 쉽게 제어될 수 있다.
(그 밖의 실시형태)
본 개시의 교시를 받은 당업자들에게는 그 범위를 벗어나지 않는 각종 변형이 가능해진다. 예컨대, 도 3b에 나타낸 공정에서는, 제2 주면(11A)의 실리콘 산화막(21)을 에칭하여 선택 확산용 확산창을 형성할 때, 제1 주면(11B) 측의 실리콘 산화막(41) 위에도 포토레지스트(도시 생략)를 도포하여 실리콘 산화막(41)을 보호하였다. 이 경우, 제1 주면(11B) 측의 실리콘 산화막(41)을 보호하지 않고, 실리콘 산화막(41)을 전면 제거하는 것도 가능하다. 그리고, 실리콘 산화막(21)의 개구부(21A)에 n형 불순물 원소를 선택적으로 확산하여 제1 반도체 영역(14)을 형성할 때, 동시에 실리콘 기판(11)의 제1 주면(11B)에도 n형 불순물 원소를 전면에 확산하여 n형의 제3 반도체 영역(15)을 형성하는 것도 가능하다. 이와 같이 공정 수가 감소할 수 있다.
상기 제1∼제3 실시형태에 따른 반도체 다이오드의 예로서 정전압 다이오드를 설명했지만, 정전압 다이오드보다 최대 작동전압이 높은 전력용 반도체 장치에 본 발명을 적용하는 것도 물론 가능하다.
이와 같이, 본 발명은 상기에 기재하지 않은 여러 가지 실시형태 및 변형예 등을 포함한다. 따라서, 본 발명의 범위는 다음의 청구항에 의해서 정해진다.
이상의 설명으로부터 분명하듯이, 본 발명에 의하면, 항복을 일으키는 pn 접합면이 반도체 기판 내부에 위치하기 때문에, 주변의 pn 접합면이 노출하는 반도체 장치 측면에서 국소적인 항복이 발생하는 것을 방지하여, 안정한 원하는 항복전압을 갖는 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 사용하는 반도체 웨이퍼의 비저항(ρ)의 범위를 확대하는 것이 가능하고 반도체 웨이퍼의 제조비용을 저감할 수 있다.
더욱이, 본 발명에 의하면, 반도체 장치(칩) 표면처리를 간략화 또는 생략할 수 있기 때문에 제조공정을 간략화 할 수 있다.
또한, 본 발명에 의하면, 반도체 장치의 측면이 반도체 기판에 대하여 거의 수직이 되기 때문에, 제품조립공정에서 콜렛 등의 지그에 칩 장착성 및 취급성을 양호하게 하는 효과가 있다.
도 1은 종래의 반도체 장치를 나타내는 단면도이다.
도 2a는 본 발명의 실시형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2b는 본 발명의 실시형태 1의 변형예에 따른 반도체 장치를 나타내는 단면도이다.
도 3a∼3k는 본 발명의 실시형태 1에 따른 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
도 4는 본 발명의 실시형태 2에 따른 반도체 장치를 나타내는 단면도이다.
도 5a∼5e는 본 발명의 실시형태 2에 따른 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
도 6은 본 발명의 실시형태 3에 따른 반도체 장치를 나타내는 단면도이다.
도 7a∼7d는 본 발명의 실시형태 3에 따른 반도체 장치의 제조방법을 나타내는 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 반도체 다이오드(반도체 장치)
11 실리콘 기판(반도체 기판)
12 제4 반도체 영역 13 제2 반도체 영역
14 제1 반도체 영역 15 제3 반도체 영역
16 제5 반도체 영역 17 제2 주 전극 층
18 제1 주 전극 층 19, 19A pn 접합면
20 칩 외측면 21, 41∼45, 51∼54 산화막
22, 25 합성수지 시트 61 제2 확산 트렌치
62 제1 확산 트렌치 63 제2 주 전극 플러그
64 제1 주 전극 플러그
Claims (20)
- 정전압 다이오드에 있어서,상측의 제1 단면 및 상기 제1 단면에 대향하는 하측의 제2 단면과, 상기 제1 및 제2 단면을 접속하는 제1 외측면으로 이루어진 제1 도전형의 제1 반도체 영역(14, 34);상기 제1 반도체 영역의 상부에 배치되며, 상측의 제3 단면 및 상기 제3 단면에 대향하며 상기 제1 단면과 접촉하는 하측의 제4 단면과, 상기 제3 및 제4 단면을 접속하는 제2 외측면으로 이루어진 제2 도전형의 제2 반도체 영역(13);상기 제1 및 제2 반도체 영역을 둘러싸도록, 상기 제1 및 제2 외측면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역(14, 34)보다 낮은 불순물 농도를 가지는 제5 반도체 영역(16);상기 제1 및 제5 반도체 영역의 하부에 배치되며, 상기 제2 단면에서 상기 제1 반도체 영역(14, 34)과 접속되고, 그 주위부(perimeter)가 칩 외측면의 일부로서 기능하는 상기 제1 도전형의 제3 반도체 영역(15); 및상기 제2 및 제5 반도체 영역의 상부에 배치되며, 상기 제3 단면에서 상기 제2 반도체 영역(13)과 접속되고, 그 주위부가 상기 칩 외측면의 다른 일부로서 기능하는 상기 제2 도전형의 제4 반도체 영역(12)을 구비하고,상기 제4 반도체 영역과 상기 제5 반도체 영역 사이의 pn 접합면은 상기 칩 외측면에서 종단(terminate)하는, 정전압 다이오드.
- 제1항에 있어서,상기 제5 반도체 영역(16)의 외측면이 상기 정전압 다이오드의 상기 칩 외측면의 또 다른 일부로서 기능하고, 상기 칩 외측면이 상기 제1 반도체 영역(14, 34)의 제2 단면에 대하여 실질적으로 수직인 정전압 다이오드.
- 제1항에 있어서,상기 제5 반도체 영역(16)이 벌크 결정으로부터 절단된 웨이퍼인 정전압 다이오드.
- 제1항에 있어서,상기 제3 반도체 영역(15)의 밑면에 형성된 제1 주 전극 층(18)과, 상기 제4 반도체 영역(12)의 상면에 형성된 제2 주 전극 층(17)을 더 포함하는 정전압 다이오드.
- 제4항에 있어서,상기 제1 반도체 영역(34)의 전도율보다 전도율이 높고, 상기 제1 주 전극 층(18)과 접촉하도록 상기 제3 반도체 영역을 관통하고 상기 제1 반도체 영역(34)에 파묻힌, 제1 주 전극 플러그(64)를 더 포함하는 정전압 다이오드.
- 제4항에 있어서,상기 제2 반도체 영역(13)의 전도율보다 전도율이 높고, 상기 제2 주 전극 층(17)과 접촉하도록 상기 제2 반도체 영역(13)에 파묻힌 제2 주 전극 플러그(63)를 더 포함하는 정전압 다이오드.
- 제1항에 있어서,상기 제5 반도체 영역(16)이 상기 제1 도전형인 정전압 다이오드.
- 정전압 다이오드에 있어서,칩 외측면에서 pn 접합면이 종단하고,상측의 제1 단면 및 상기 제1 단면에 대향하는 하측의 제2 단면과, 상기 제1 및 제2 단면을 접속하는 제1 외측면으로 이루어진 제1 도전형의 제1 반도체 영역(34);상기 제1 반도체 영역의 상부에 배치되며, 상측의 제3 단면 및 상기 제3 단면에 대향하며 상기 제1 단면과 접촉하는 하측의 제4 단면과, 상기 제3 및 제4 단면을 접속하는 제2 외측면으로 이루어진 제2 도전형의 제2 반도체 영역(13);상기 제1 및 제2 반도체 영역을 둘러싸도록, 상기 제1 및 제2 외측면과 접촉하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지는 제5 반도체 영역(16);상기 제1 및 제5 반도체 영역의 하부에 배치되며, 상기 제2 단면에서 상기 제1 반도체 영역과 접속되고, 그 주위부가 상기 칩 외측면의 일부로서 기능하는 상기 제1 도전형의 제3 반도체 영역(15); 및상기 제5 반도체 영역의 상부에 배치되며, 상기 제3 단면 근처의 상기 제2 외측면의 상부에서 상기 제2 반도체 영역과 접속되고, 그 주위부가 상기 칩 외측면의 다른 일부로서 기능하는 상기 제2 도전형의 제4 반도체 영역(12)을 구비하고,상기 제4 반도체 영역과 상기 제5 반도체 영역 사이의 pn 접합면은 상기 칩 외측면에서 종단하는 정전압 다이오드.
- 제8항에 있어서,상기 제5 반도체 영역(16)의 외측면이 상기 정전압 다이오드의 칩 외측면으로서 기능하고, 상기 칩 외측면이 상기 제1 반도체 영역(34)의 제2 단면에 대하여 실질적으로 수직인 정전압 다이오드.
- 제8항에 있어서,상기 제5 반도체 영역(16)이 벌크 결정으로부터 절단된 웨이퍼인 정전압 다이오드.
- 제8항에 있어서,상기 제3 반도체 영역(15)의 밑면에 형성된 제1 주 전극 층(18)과, 상기 제4 반도체 영역(12)의 상면에 형성된 제2 주 전극 층(17)을 더 포함하는 정전압 다이오드.
- 제11항에 있어서,상기 제1 반도체 영역(34)의 전도율보다 전도율이 높고, 상기 제1 주 전극 층(18)과 접촉하도록 상기 제1 반도체 영역(34)에 파묻힌 제1 주 전극 플러그(64)를 더 포함하는 정전압 다이오드.
- 제11항에 있어서,상기 제2 반도체 영역(13)의 전도율보다 전도율이 높고, 상기 제2 주 전극 층(17)과 접촉하도록 상기 제2 반도체 영역(13)에 파묻힌 제2 주 전극 플러그(63)를 더 포함하는 정전압 다이오드.
- 제8항에 있어서,상기 제5 반도체 영역(16)이 상기 제1 도전형인 정전압 다이오드.
- 반도체 기판으로부터 복수의 정전압 다이오드를 제조하는 방법으로서,제1 주면(11B)과 상기 제1 주면에 대향하는 제2 주면(11A)으로 이루어진 반도체 기판(11)을 준비하는 단계;상기 제2 주면(11A) 상에 배치된 제1 확산창(21A)을 통해 제1 도전형의 불순물 원소를 소정의 확산깊이까지 선택적으로 도핑하여 제1 반도체 영역(14)을 형성하는 단계;상기 제2 주면(11A) 상에 상기 제1 확산창(21A)보다 넓은 영역으로 배치된 제2 확산창(25A)을 통해 제2 도전형의 불순물 원소를 상기 제1 반도체 영역의 깊이보다 얕은 깊이까지 선택적으로 도핑하여, 상기 제1 반도체 영역(14)과 pn 접합을 형성하도록 제2 반도체 영역(13)을 형성하는 단계;상기 제1 주면(11B) 전체에 상기 제1 도전형의 불순물 원소를 도핑하여 제3 반도체 영역(15)을 형성하는 단계;상기 제2 주면(11A) 전체에 상기 제2 도전형의 불순물 원소를 상기 제2 반도체 영역의 깊이보다 얕은 깊이까지 도핑하여 제4 반도체 영역(12)을 형성하는 단계; 및상기 반도체 기판(11)을 상기 제1 주면(11B)에 대하여 실질적으로 수직인 면으로 절단함으로써 분할하여 각각 직육면체형으로 형성된 복수의 반도체 칩을 취득해서, 상기 제1 반도체 영역(14) 및 제2 반도체 영역(13)을 둘러싸는 상기 반도체 기판(11)의 잔여 부분을 제5 반도체 영역(16)이라 할 때, 상기 제3, 제4 및 제5 반도체 영역의 주위부가 칩 외측면으로서 기능하고, 상기 제4 반도체 영역과 상기 제5 반도체 영역 사이의 pn 접합면이 상기 칩 외측면에서 종단하도록 하는 단계를 포함하는 정전압 다이오드 제조방법.
- 반도체 기판으로부터 복수의 정전압 다이오드를 제조하는 방법으로서,제1 주면(11B)과 상기 제1 주면에 대향하는 제2 주면(11A)으로 이루어진 반도체 기판(11)을 준비하는 단계;상기 제1 주면(11B) 상에 배치된 제1 확산창을 통해 제1 도전형의 불순물 원소를 소정의 확산깊이까지 선택적으로 도핑하여 제1 반도체 영역(34)을 형성하는 단계;상기 제2 주면(11A) 상에 배치된 제2 확산창을 통해 제2 도전형의 불순물 원소를 선택적으로 도핑하여, 상기 제1 반도체 영역(34)과 pn 접합을 형성하도록 제2 반도체 영역(13)을 형성하는 단계;상기 제1 주면(11B) 전체에 상기 제1 도전형의 불순물 원소를 상기 제1 반도체 영역의 깊이보다 얕은 깊이까지 도핑하여 제3 반도체 영역(15)을 형성하는 단계;상기 제2 주면(11A) 전체에 상기 제2 도전형의 불순물 원소를 상기 제2 반도체 영역의 깊이보다 얕은 깊이까지 도핑하여 제4 반도체 영역(12)을 형성하는 단계; 및상기 반도체 기판(11)을 상기 제1 주면(11B)에 대하여 실질적으로 수직인 면으로 절단함으로써 분할하여 각각 직육면체형으로 형성된 복수의 반도체 칩을 취득해서, 상기 제1 반도체 영역(34) 및 제2 반도체 영역(13)을 둘러싸는 상기 반도체 기판(11)의 잔여 부분을 제5 반도체 영역(16)이라 할 때, 상기 제3, 제4 및 제5 반도체 영역의 주위부가 칩 외측면으로서 기능하고, 상기 제4 반도체 영역과 상기 제5 반도체 영역 사이의 pn 접합면이 상기 칩 외측면에서 종단하도록 하는 단계를 포함하는 정전압 다이오드 제조방법.
- 반도체 기판으로부터 복수의 정전압 다이오드를 제조하는 방법으로서,제1 주면(11B)과 상기 제1 주면에 대향하는 제2 주면(11A)으로 이루어진 반도체 기판(11)을 준비하는 단계;상기 제1 주면(11B) 전체에 상기 제1 도전형의 불순물 원소를 소정의 확산깊이까지 도핑하여 제3 반도체 영역(15)을 형성하는 단계;상기 제2 주면(11A) 전체에 상기 제2 도전형의 불순물 원소를 소정의 확산깊이까지 도핑하여 제4 반도체 영역(12)을 형성하는 단계;상기 제1 주면(11B)의 일부로부터 상기 제3 반도체 영역(15)을 관통하는 제1 확산 트렌치(62)를 형성하는 단계;상기 제2 주면(11A)의 일부로부터 상기 제4 반도체 영역(12)을 관통하는 제2 확산 트렌치(61)를 형성하는 단계;상기 제1 확산 트렌치(62)의 내벽 및 바닥으로부터 상기 제1 도전형의 불순물 원소를 선택적으로 도핑하여 제1 반도체 영역(34)을 형성하는 단계;상기 제2 확산 트렌치(61)의 내벽 및 바닥으로부터 상기 제2 도전형의 불순물 원소를 선택적으로 도핑하여 상기 제1 반도체 영역과 pn 접합을 형성하도록 제2 반도체 영역(13)을 형성하는 단계; 및상기 반도체 기판(11)을 상기 제1 주면(11B)에 대하여 실질적으로 수직인 면으로 절단함으로써 분할하여 각각 직육면체형으로 형성된 복수의 반도체 칩을 취득해서, 상기 제1 반도체 영역(34) 및 제2 반도체 영역(13)을 둘러싸는 상기 반도체 기판(11)의 잔여 부분을 제5 반도체 영역(16)이라 할 때, 상기 제3, 제4 및 제5 반도체 영역의 주위부가 칩 외측면으로서 기능하고, 상기 제4 반도체 영역과 상기 제5 반도체 영역 사이의 pn 접합면이 상기 칩 외측면에서 종단하도록 하는 단계를 포함하는 정전압 다이오드 제조방법.
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2000-00377387 | 2000-12-12 | ||
| JP2000377387A JP4016595B2 (ja) | 2000-12-12 | 2000-12-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020046985A KR20020046985A (ko) | 2002-06-21 |
| KR100532732B1 true KR100532732B1 (ko) | 2005-11-30 |
Family
ID=18846116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0078604A KR100532732B1 (ko) | 2000-12-12 | 2001-12-12 | 정전압 다이오드 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6639301B2 (ko) |
| JP (1) | JP4016595B2 (ko) |
| KR (1) | KR100532732B1 (ko) |
| DE (1) | DE10161058A1 (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4126872B2 (ja) * | 2000-12-12 | 2008-07-30 | サンケン電気株式会社 | 定電圧ダイオード |
| US6784520B2 (en) * | 2002-04-18 | 2004-08-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor devices constitute constant voltage devices used to raise internal voltage |
| DE10243813A1 (de) | 2002-09-20 | 2004-04-01 | Robert Bosch Gmbh | Halbleiteranordnung und Verfahren zu ihrer Herstellung |
| JP2004296883A (ja) * | 2003-03-27 | 2004-10-21 | Sharp Corp | 半導体装置とその製造方法 |
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- 2000-12-12 JP JP2000377387A patent/JP4016595B2/ja not_active Expired - Fee Related
-
2001
- 2001-12-11 US US10/015,412 patent/US6639301B2/en not_active Expired - Lifetime
- 2001-12-12 DE DE10161058A patent/DE10161058A1/de not_active Ceased
- 2001-12-12 KR KR10-2001-0078604A patent/KR100532732B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| US6639301B2 (en) | 2003-10-28 |
| JP4016595B2 (ja) | 2007-12-05 |
| US20020070380A1 (en) | 2002-06-13 |
| KR20020046985A (ko) | 2002-06-21 |
| JP2002184782A (ja) | 2002-06-28 |
| DE10161058A1 (de) | 2002-08-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121005 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
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