JP2002184782A

JP2002184782A - 半導体装置及びその製造方法

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Publication number: JP2002184782A
Application number: JP2000377387A
Authority: JP
Inventors: Hideyuki Ando; 秀幸安藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2000-12-12
Filing date: 2000-12-12
Publication date: 2002-06-28
Anticipated expiration: 2020-12-12
Also published as: KR100532732B1; DE10161058A1; KR20020046985A; JP4016595B2; US6639301B2; US20020070380A1

Abstract

(57)【要約】【課題】ｐｎ接合界面が露呈する半導体装置側面で局
所的な降伏が発生するのを防止して、安定した所望の降
伏電圧を有する半導体装置を提供する。【解決手段】ｎ型のシリコン基板１１の内部にｐｎ接
合を構成するｐ型の第２半導体領域１３と、高不純物密
度でｎ型の第１半導体領域１４とが形成される。更に、
第２半導体領域１３にはシリコン基板１１の他方の主面
１１Ａ側に全体に形成されたｐ型の第４半導体領域１２
が接合され、第１半導体領域１４にはシリコン基板１１
の一方の主面１１Ｂ側の全面に亙って形成されたｎ型の
第３半導体領域１５が接合されている。第１半導体領域
１４の周囲には、低不純物密度でｎ型の第５半導体領域
１６が形成されている。ｐｎ接合界面が露呈するチップ
側面で局所的な降伏が発生するのを防止して、安定した
所望の降伏電圧を有する半導体ダイオード１０ａ，１０
ｂを実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ダイオード
などの半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来、図２４に示すような定電圧ダイオ
ード（半導体ダイオード）１が知られている。この半導
体ダイオード（以下において「従来の半導体ダイオー
ド」という。）１は、例えばシリコン基板に、順次、高
不純物密度のｎ型半導体層２、ｎ型半導体層３、高不純
物密度のｐ型半導体層４とが接合するように形成された
単純３層構造を有している。又、ｎ型半導体層２の表面
とｐ型半導体層４の表面には、それぞれ電極を構成する
金属被膜５、６が形成されている。

【０００３】通常、このような接合構造を有する従来の
半導体ダイオード１では、逆方向電圧を印加したｐｎ接
合の空乏層には強い電界が存在するが、ｐｎ接合の終端
部が露呈するチップ側面では表面に付着した不純物元素
やイオンなどの影響を受けて局所的に電界が一層強まっ
て降伏（ブレークダウン）が起こり易くなっている。こ
のため、従来の半導体ダイオード１では、理論的に期待
される逆耐圧を得ることが困難となることが多い。そこ
で、チップ側面での電界を緩和するため、ｐｎ接合の終
端部が露呈するチップ側面７を、ｐｎ接合界面９に対し
て適切な角度だけ斜めに加工して電界が緩和されるよう
にしたベベル構造が採用されている。このようなベベル
構造を採用することにより、チップ側面７での電界が緩
和され、降伏が半導体内部の接合全面で起こるようし
て、降伏電圧の設定の安定化を図っている。なお、定電
圧ダイオードよりも高耐圧の半導体装置においても、ベ
ベル構造を採用することにより、耐圧を向上出来ること
は周知の通りである。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
半導体ダイオード１では、以下に説明するような問題点
がある。

【０００５】（１）従来の半導体ダイオード１では、製
品組立（アセンブル）工程において、チップ側面７を外
部環境から保護するために、酸又はアルカリ系薬液によ
る湿式洗浄を施した後、図２４に示すようにチップ側面
７を絶縁膜８で被覆している。しかし、このようにして
製造された半導体ダイオード１では、製品評価試験の結
果、製品の特性や品質が安定していない点が指摘されて
いる。このように特性などが安定しない理由としては、
湿式洗浄又は絶縁膜８の被覆による影響によりチップ側
面７に表面状態の変化や表面破損が引き起こされている
ことが挙げられる。現実の半導体チップの表面状態は極
めて活性であるため、その表面状態を精密且つ再現性良
く制御するのは、極めて困難である。

【０００６】（２）従来の半導体ダイオード１では、ｎ
型半導体層３の不純物密度がｐ型半導体層４の不純物密
度より十分低く、片側階段接合と見なせる場合には、ｎ
型半導体層３とｐ型半導体層４とのｐｎ接合部のアバラ
ンシェ降伏電圧（耐圧）は、ｎ型半導体層３の不純物密
度により決定される。このため、この耐圧を決定するた
めに、製造に使用する半導体（シリコン）ウェハの比抵
抗（抵抗率）ρを高精度に制御する必要があった。つま
り、厳密な比抵抗（抵抗率）ρの仕様を規定した半導体
ウェハを半導体メーカに特注として依頼し、納品後もそ
の検査をする必要が生じる。このため、半導体ウェハに
コストがかかるという問題点があった。因に、従来では
シリコンウェハの比抵抗ρが０．０１〜０．０３Ω・ｃ
ｍ（ｎ型のシリコンでは、不純物密度５×１０¹⁸／ｃｍ
³〜７×１０¹⁷／ｃｍ³程度の範囲に相当）の狭い範囲の
ものを、注文仕様として用いている。

【０００７】（３）従来の半導体ダイオード１の製造に
際しては、チップ側面７がｐｎ接合界面に対して斜めに
形成されたベベル構造を有しているため、ベベル構造を
実現するためのサンドブラスト、或いは研削、研磨、エ
ッチング等の工程が加わるため、製造工程数が多くなる
という問題点がある。

【０００８】（４）従来の半導体ダイオード１では、半
導体ウェハから切断されたチップは袋詰めの状態にな
り、加えてチップ側面がチップ表裏面に対して斜めに傾
いているため、製品組立（アセンブル）工程において、
コレット等の治具へチップを装着しにくい形状であっ
た。

【０００９】本発明は上記課題を解決するためになされ
たものである。そこで、本発明の目的は、ｐｎ接合が露
呈する半導体装置（チップ）側面で局所的な降伏が発生
するのを防止して、安定した所望の降伏電圧を有する半
導体装置を提供することを目的としている。

【００１０】又、本発明の他の目的は、製造に用いる半
導体ウェハの比抵抗ρの範囲を広げることが出来、半導
体ウェハにかかるコストを低減することの出来る半導体
装置及びその製造方法を提供することを目的としてい
る。

【００１１】更に、本発明の他の目的は、チップ表面処
理を簡略化又は省略することが出来る半導体装置の製造
方法を提供することにある。

【００１２】又、本発明の他の目的は、製造工程を簡略
化出来る半導体装置及びその製造方法を提供することに
ある。

【００１３】更に、本発明の他の目的は、製品組付工程
において、コレット等の治具へのチップ装着性、並びに
取扱性の良好な半導体装置を提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴は、（イ）第１端面及びこの第
１端面に対向した第２端面、更に第１及び第２端面を接
続する第１外周面を有した第１導電型の第１半導体領
域、（ロ）第３端面及びこの第３端面に対向した第４端
面、更に第３及び第４端面を接続する第２外周面を有
し、第４端面が第１端面と接合した第２導電型の第２半
導体領域、（ハ）第２端面において第１半導体領域に接
合した第１導電型の第３半導体領域、（ニ）第３端面、
若しくは第３端面の近傍の第２外周面の一部において、
第２半導体領域に接合した第２導電型の第４半導体領
域、（ホ）第１及び第２外周面に接合した内周面を有
し、且つ第３半導体領域と第４半導体領域との間に位置
する第１半導体領域よりも低不純物密度で第１導電型の
第５半導体領域とからなる半導体装置としたことであ
る。ここで、第１導電型と第２導電型とは、互いに反対
導電型である。即ち、第１導電型がｎ型であれば、第２
導電型はｐ型であり、第１導電型がｐ型であれば、第２
導電型はｎ型である。

【００１５】本発明の第１の特徴に係る半導体装置によ
れば、第１導電型の第１半導体領域と第２導電型の第２
半導体領域とが局在したｐｎ接合界面（以下において、
「第１ｐｎ接合界面」という。）を有するように、互い
に接合して配置されている。更に、第１半導体領域と第
２半導体領域とを囲んで、第１導電型の第５半導体領域
が形成されている。第５半導体領域の不純物密度は、第
１半導体領域の不純物密度よりも低い。第４半導体領域
と第５半導体領域との間には他のｐｎ接合界面（以下に
おいて、「第２ｐｎ接合界面」という。）が形成されて
いる。本発明の第１の特徴に係る半導体装置では、第１
半導体領域の不純物密度と第５半導体領域の不純物密度
とを比較すると、第１半導体領域の方が高不純物密度で
あるため、半導体装置の周縁側に位置する第２ｐｎ接合
界面よりも、第１ｐｎ接合界面の方が降伏を起こし易く
なる。このため、半導体装置の側面（チップ側面）での
電界を緩和し、降伏が半導体装置内部の接合部分で起こ
るようしたため、降伏電圧の設定の安定化を図ることが
出来る。このように降伏電圧の安定化を図ることは、例
えば定電圧ダイオードよりも高耐圧の電力用半導体装置
においても有効となる。

【００１６】本発明の第１の特徴において、第５半導体
領域の外周面を、半導体装置のチップ外周面として機能
させ、このチップ外周面が第１半導体領域の第２端面に
対して、実質的に垂直とすることが可能である。半導体
装置の側面（チップ側面）に露出した第２ｐｎ接合界面
での電界が緩和され、半導体装置の側面（周面）の表面
状態の変化や多少の表面破損を起こしても、半導体装置
としての降伏電圧の変動が起こりにくく出来、ベベリン
グが不要となるためである。即ち、半導体装置の側面
（チップ側面）にベベル構造を採用しなくても、降伏が
半導体装置内部の第１ｐｎ接合界面部分で起こるため、
降伏電圧の設定の安定化を図ることが出来る。このた
め、半導体装置の側面を通常のダイヤモンドブレード等
を用いた切断工程（ダイシング工程）で形成することが
出来る。更に、半導体装置の側面が半導体基板の主面に
対して直角をなすように形成出来、半導体装置（チッ
プ）の取扱性を向上することが出来る。

【００１７】本発明の第１の特徴において、第５半導体
領域は、ＦＺ法、ＣＺ法、ＭＣＺ法等のバルク結晶から
切り出したウェハからなる半導体基板であることが好ま
しい。第１半導体領域の不純物密度が、第２半導体領域
より十分低く、第１半導体領域と第２半導体領域とがな
す局在したｐｎ接合が、片側階段接合と見なせるなら
ば、この局在したｐｎ接合のアバランシェ降伏電圧は、
第１半導体領域の不純物密度によって決定され、第５半
導体領域の不純物密度には依存しなくなる。又、両側階
段接合ならば、第１半導体領域及び第２半導体領域の両
方の不純物密度により、局在したｐｎ接合のアバランシ
ェ降伏電圧が決定され、第５半導体領域の不純物密度に
は依存しない。このため、第５半導体領域の不純物密度
は、母材として用いた半導体基板の本来の（初期の）不
純物密度のままで規定することが出来るため、半導体基
板の第１導電型の不純物密度を厳密に設定する必要がな
くなり、使用する半導体基板の選択範囲を広げることが
出来る。特別仕様の半導体基板（ウェハ）を発注する必
要もなくなるので、低コスト化が可能となり、原材料と
しての半導体基板（ウェハ）の調達も短期で可能にな
る。

【００１８】本発明の第１の特徴において、第３半導体
領域の底面には第１主電極層が、第４半導体領域の表面
には第２主電極層が形成されていることが好ましい。第
１主電極層と第２主電極層とで、半導体素子の主電流の
通路となる動作領域が形成される。「第１主電極層」と
は、半導体ダイオードやサイリスタにおいてアノード電
極層又はカソード電極層のいずれか一方を意味する。サ
イリスタには、ＧＴＯサイリスタや静電誘導サイリスタ
（ＳＩサイリスタ）を含むことが可能である。第３半導
体領域がｎ型ならば、第１主電極層は、カソード電極層
である。「第２主電極層」とは、半導体ダイオードやサ
イリスタにおいて上記第１主電極層とはならないカソー
ド電極層又はアノード電極層のいずれか一方を意味す
る。第４半導体領域がｐ型ならば、第２主電極層は、ア
ノード電極層である。この結果、第３半導体領域は、第
１主電極層に対応した「第１主電極領域」として機能
し、第４半導体領域は、第２主電極層に対応した「第２
主電極領域」として機能する。

【００１９】更に、「第１主電極層」とは、バイポーラ
トランジスタ（ＢＪＴ）やＩＧＢＴにおいては、エミッ
タ電極層又はコレクタ電極層のいずれか一方でも良い。
バイポーラトランジスタにはヘテロ接合バイポーラトラ
ンジスタ（ＨＢＴ）等のマイクロ波帯、ミリ波帯或いは
サブミリ波帯で動作する超高周波用トランジスタも含ま
れる。更に、本発明はＭＯＳＦＥＴ、ＭＯＳＳＩＴ、或
いは高電子移動度トランジスタ（ＨＥＭＴ）等のＩＧＦ
ＥＴにも適用可能である。このＩＧＦＥＴにおいては、
「第１主電極層」とは、ソース電極層又はドレイン電極
層のいずれか一方を意味する。そして、「第２主電極
層」とは、ＢＪＴやＩＧＢＴにおいては上記第１主電極
層とはならないエミッタ電極層又はコレクタ電極層のい
ずれか一方、ＩＧＦＥＴにおいては上記第１主電極層と
はならないソース電極層又はドレイン電極層のいずれか
一方を意味する。なお、ＢＪＴ、ＩＧＢＴ及びＩＧＦＥ
Ｔ等においては、ベース電極層若しくはゲート電極層等
の制御電極層が更に加わることは勿論である。

【００２０】本発明の第２の特徴は、（イ）一方の主面
及びこの一方の主面に対向した他方の主面を有する半導
体基板の他方の主面の一部から第１導電型の不純物元素
を所定深さまで選択的に導入して第１半導体領域を形成
する工程、（ロ）半導体基板の他方の主面の一部から第
１導電型とは反対導電型となる第２導電型の不純物元素
を選択的に導入して第２半導体領域を形成する工程、
（ハ）半導体基板の一方の主面の全体から第１導電型の
不純物元素を所定深さまで選択的に導入して第３半導体
領域を形成する工程、（ニ）半導体基板の他方の主面の
全体から第２導電型の不純物元素を導入して第４半導体
領域を形成する工程とにより第１半導体領域と第２半導
体領域との間に局在したｐｎ接合界面を形成する半導体
装置の製造方法としたことである。ここで、「局在した
ｐｎ接合界面」は、本発明の第１の特徴において規定し
た「第１ｐｎ接合界面」の意である。

【００２１】本発明の第２の特徴に係る半導体装置の製
造方法によれば、半導体基板の他方の主面から不純物元
素を選択的に導入することにより、半導体基板の内部に
第１半導体領域及び第２半導体領域を形成することが出
来る。第５半導体領域と第４半導体領域とで形成する第
２ｐｎ接合界面は、半導体装置の側面（チップ側面）に
露出する。第１ｐｎ接合界面を構成する第１導電型の第
１半導体領域の不純物密度が、第１導電型の第５半導体
領域よりも高不純物密度であるため、第１ｐｎ接合界面
が、第２ｐｎ接合界面よりも、先に降伏を起こす。この
ように半導体装置の側面（チップ側面）での電界を緩和
して降伏が半導体装置内部の接合部分で起こるようにす
ることで、降伏電圧の設定の安定化を図ることが出来
る。又、第１半導体領域の不純物密度を調整することに
より、第５半導体領域を半導体基板の本来の不純物密度
のままで用いることが出来るため、半導体基板の第１導
電型の不純物密度を厳密に設定する必要がなくなり、使
用する半導体基板の選択範囲を広げることが出来る。

【００２２】本発明の第３の特徴は、（イ）一方の主面
及びこの一方の主面に対向した他方の主面を有する半導
体基板の一方の主面の一部から第１導電型の不純物元素
を所定深さまで選択的に導入して第１半導体領域を形成
する工程、（ロ）半導体基板の他方の主面の一部から第
１導電型とは反対導電型となる第２導電型の不純物元素
を選択的に導入して第２半導体領域を形成する工程、
（ハ）半導体基板の一方の主面の全体から第１導電型の
不純物元素を所定深さまで選択的に導入して第３半導体
領域を形成する工程、（ニ）半導体基板の他方の主面の
全体から第２導電型の不純物元素を導入して第４半導体
領域を形成する工程とにより第１半導体領域と第２半導
体領域との間に局在したｐｎ接合界面を形成する半導体
装置の製造方法としたことである。ここで、第１半導体
領域を形成する工程と第２半導体領域を形成する工程と
はどちらを先に行ってもかまわない。又、第３半導体領
域を形成する工程と第４半導体領域を形成する工程とは
どちらを先に行ってもかまわない。

【００２３】本発明の第４の特徴においては、一方の主
面側から第１導電型の第１及び第３半導体領域を形成
し、他方の主面側から第２導電型の第２及び第４半導体
領域を熱拡散することが可能であるため、キャリアの補
償等が発生せず、ｎ型不純物密度及びｐ型不純物密度を
制御し易いという利点がある。

【００２４】本発明の第４の特徴は、（イ）一方の主面
及びこの一方の主面に対向した他方の主面を有する半導
体基板の一方の主面の全体から第１導電型の不純物元素
を所定深さまで選択的に導入して第３半導体領域を形成
する工程、（ロ）半導体基板の他方の主面の全体から第
１導電型とは反対導電型となる第２導電型の不純物元素
を導入して第４半導体領域を形成する工程、（ハ）半導
体基板の一方の主面の一部から第３半導体領域を貫通
し、半導体基板の内部に到達する第１拡散トレンチを形
成する工程、（ニ）半導体基板の他方の主面の一部から
第４半導体領域を貫通し、半導体基板の内部に到達する
第２拡散トレンチを形成する工程、（ホ）第１拡散トレ
ンチの内壁及び底部から、第１導電型の不純物元素を所
定深さまで選択的に導入して第１半導体領域を形成する
工程、（ヘ）第２拡散トレンチの内壁及び底部から、第
２導電型の不純物元素を所定深さまで選択的に導入して
第２半導体領域を形成する工程とにより第１半導体領域
と第２半導体領域との間に局在したｐｎ接合界面を形成
する半導体装置の製造方法としたことである。ここで、
第１半導体領域を形成する工程と第２半導体領域を形成
する工程とはどちらを先に行ってもかまわない。又、第
１拡散トレンチを形成する工程と第２拡散トレンチを形
成する工程とはどちらを先に行ってもかまわない。更
に、第３半導体領域を形成する工程と第４半導体領域を
形成する工程とはどちらを先に行ってもかまわない。更
に、第１半導体領域及び第２半導体領域を形成する工程
の後に、第３半導体領域及び第４半導体領域を形成する
工程を行ってもかまわない。

【００２５】本発明の第４の特徴においては、第１拡散
トレンチ及び第２拡散トレンチを介して、半導体基板中
に第１半導体領域及び第２半導体領域を形成しているの
で、高温且つ長時間の熱拡散処理が不要で、生産性が向
上する。又、高温且つ長時間の熱拡散処理に伴う結晶欠
陥等の発生もない。又、比較的浅い拡散で良いので、第
１半導体領域及び第２半導体領域の不純物密度の制御が
容易である。更に、第１拡散トレンチ及び第２拡散トレ
ンチの内部に、高電導度の第１主電極プラグ及び第２主
電極プラグを形成することにより、寄生抵抗の影響を十
分小さくして、より精度の高い定電圧ダイオードを実現
出来る。特に、広い面積で金属電極層が半導体領域に接
触出来るので、オーミック接触に伴う接触抵抗を低く出
来る。

【００２６】本発明の第２〜４の特徴において、半導体
基板を、一方の主面対して実質的に直角をなす面で切断
することにより複数の半導体チップを切り出し、この複
数の半導体チップのそれぞれにより複数の半導体装置を
実現する工程を更に有することが好ましい。この場合、
半導体基板のいずれかの主面側に合成樹脂シートを貼着
して合成樹脂シートを切断しないようにチップを切断す
ることにより、各チップが合成樹脂シートに貼り付けら
れた状態で保管、搬送することが出来る。製品組込を行
う際に、合成樹脂シートに貼り付けられたチップ状態の
半導体装置を、扱えば良いので、取扱が容易になる。更
に、半導体装置（半導体チップ）の側面が半導体基板の
主面に対して直角をなしているので、コレット等の治具
による取扱も容易である。

【００２７】

【発明の実施の形態】次に、図面を参照して、本発明の
第１〜第３の実施の形態に係る半導体装置及びその製造
方法について説明する。ただし、以下の図面の記載にお
いて、同一又は類似の部分には同一又は類似の符号を付
している。また、図面は模式的なものであり、各層の厚
みや厚みの比率等は現実のものとは異なることに留意す
べきである。したがって、具体的な厚みや寸法は以下の
説明を参酌して判断すべきものである。又、図面相互間
においても互いの寸法の関係や比率が異なる部分が含ま
れていることは勿論である。

【００２８】（第１の実施の形態）図１（ａ）は、本発
明の第１の実施の形態に係る半導体装置としての定電圧
ダイオード（半導体ダイオード）の構造を示す断面図で
ある。本発明の第１の実施の形態に係る半導体ダイオー
ド１０ａは、第１導電型の第１半導体領域１４、第２導
電型の第２半導体領域１３、第１導電型の第３半導体領
域１５、第２導電型の第４半導体領域１２、第１半導体
領域１４よりも低不純物密度で第１導電型の第５半導体
領域１６とから構成されている。第１導電型と第２導電
型とは互いに反対導電型である。図１では第１導電型は
ｎ型で、第２導電型はｐ型であるが、全くこの逆でも良
い。第１半導体領域１４は、第１端面及びこの第１端面
に対向した第２端面、更に第１及び第２端面を接続する
第１外周面を有する。第２半導体領域１３は、第３端面
及びこの第３端面に対向した第４端面、更に第３及び第
４端面を接続する第２外周面を有し、第４端面が、第１
半導体領域１４の第１端面と接合している。第３半導体
領域１５は、第１半導体領域１４の第２端面において第
１半導体領域１４に接合している。第４半導体領域１２
は、第２半導体領域１３の第３端面において、第２半導
体領域１３に接合している。第５半導体領域１６は、第
１半導体領域１４の第１外周面及び第２半導体領域１３
の第２外周面に接合した内周面を有し、且つ第３半導体
領域１５と第４半導体領域１２との間に位置する。

【００２９】即ち、第１導電型（ｎ型）のシリコン基板
１１の他方の主面１１Ａ側から一方の主面１１Ｂ側へ向
けて、順次、ｐ型の第４半導体領域１２、ｐ型の第２半
導体領域１３、ｎ型の第１半導体領域１４、ｎ型の第３
半導体領域１５とを備えている。又、ｐ型の第２半導体
領域１３及びｎ型の第１半導体領域１４の周囲を取り囲
むように、ｎ型の第５半導体領域１６が形成されてい
る。このｎ型の第５半導体領域１６は、他方の主面に沿
うように形成されたｐ型の第４半導体領域１２と、他方
の主面に沿うように形成されたｎ型の第３半導体領域１
５とに接合するように形成されている。更に、シリコン
基板１１の主面１１Ａ、１１Ｂの表面は、それぞれ金属
薄膜でなる第１主電極層１８及び第２主電極層１７が形
成されている。

【００３０】図１（ａ）において、ｐ型の第４半導体領
域１２は、シリコン基板１１の他方の主面１１Ａから所
定深さの領域となるように全面に亙って形成されてい
る。このｐ型の第４半導体領域１２は、例えばボロン
（Ｂ）などのアクセプタ不純物がドープされている。

【００３１】又、シリコン基板１１内部におけるｐ型の
第４半導体領域１２の界面の中央部分には、高不純物密
度でｐ型の第２半導体領域１３が接合されている。この
ｐ型の第２半導体領域１３は、ｐ型の第４半導体領域１
２に先駆けて、シリコン基板１１の他方の主面１１Ａ側
から、アクセプタ不純物を選択拡散して形成されてい
る。

【００３２】更に、このｐ型の第２半導体領域１３に
は、ｎ型の第１半導体領域１４が接合されている。この
ｎ型の第１半導体領域１４には、リン（Ｐ）、ヒ素（Ａ
ｓ）などのドナー不純物が高不純物密度にドープされて
いる。なお、ｐ型の第２半導体領域１３は、シリコン基
板１１の一方の主面１１Ｂ側へ向けて膨出するように形
成されている。このため、ｐ型の第２半導体領域１３と
ｎ型の第１半導体領域１４とが接合するｐｎ接合界面１
９は湾曲面となっている。

【００３３】そして、ｎ型の第３半導体領域１５は、シ
リコン基板１１の一方の主面１１Ｂ側全面から、ドナー
不純物が高不純物密度（例えば２×１０¹⁹／ｃｍ³程
度）にドープされて形成されている。

【００３４】この結果、シリコン基板１１の他方の主面
１１Ａ側に全面に亙って形成されたｐ型の第４半導体領
域１２と、一方の主面１１Ｂ側に全面に亙って形成され
たｎ型の第３半導体領域１５との間の領域において、シ
リコン基板１１の内部で、且つ半導体ダイオード１０ａ
の平面中央の位置に、ｐ型の第２半導体領域１３及びｎ
型の第１半導体領域１４が介在された構造となってい
る。又、これらｐ型の第２半導体領域１３及びｎ型の第
１半導体領域１４の周囲には、シリコン基板１１に固有
の不純物密度（比較的低不純物密度）を有するｎ型の第
５半導体領域１６が、ｐ型の第２半導体領域１３及びｎ
型の第１半導体領域１４を取り囲むように形成されてい
る。このように、ｎ型の第１半導体領域１４は、それを
取り囲むｎ型の第５半導体領域１６の不純物密度より高
不純物密度に設定されている。

【００３５】又、半導体ダイオード１０ａは、チップ側
面（周面）２０がシリコン基板１１の両方の主面に対し
て略垂直をなすように形成されている。このチップ側面
２０には、平坦な第２ｐｎ接合界面（ｐ型の第４半導体
領域１２と比較的低不純物密度でｎ型の第５半導体領域
１６とのｐｎ接合界面１９Ａ）の終端部が露呈してい
る。

【００３６】本発明の第１の実施の形態に係る半導体ダ
イオード１０ａにおいては、ｐ型の第４半導体領域１２
が横方向に均一な不純物密度になっている。ここで、高
不純物密度でｎ型の第１半導体領域１４はｐ型の第４半
導体領域１２の中央部分から膨出するｐ型の第２半導体
領域１３に接合している。このため、第１主電極層１８
及び第２主電極層１７間に逆方向電圧を印加したとき
に、湾曲した第１ｐｎ接合界面１９及び平坦な第２ｐｎ
接合界面１９Ａでの降伏の起こり方を見ると、ｐ型の第
２半導体領域１３とｎ型の第１半導体領域１４との第１
ｐｎ接合界面（内部領域）１９は、ｐ型の第４半導体領
域１２とｎ型の第５半導体領域１６との第２ｐｎ接合界
面（周囲の領域）１９Ａに先駆けて降伏を起こす。これ
は、耐圧がｎ型半導体領域の不純物密度に起因するため
である。即ち、第１の実施の形態では、外部に第２ｐｎ
接合界面が露出する部分があっても、ｐｎ接合界面の降
伏は内部領域の第１ｐｎ接合界面１９で発生して、外部
露出部分のｐｎ接合界面には表面電界強度の負担がかか
らない構造となっている。

【００３７】又、本発明の第１の実施の形態に係る半導
体ダイオード１０ａでは、ｐ型の第２半導体領域１３と
ｎ型の第１半導体領域１４との第１ｐｎ接合界面１９
が、シリコン基板１１の深い領域に形成されているた
め、ｎ型の第１半導体領域１４がｎ型半導体領域１２と
直接接合する構造に比較して耐圧を向上することが出来
る。

【００３８】第１の実施の形態に係る半導体ダイオード
１０ａでは、チップ側面２０を外部環境から保護する目
的での酸又はアルカリ系薬液による湿式洗浄などの表面
処理や絶縁膜による被覆処理を削減することが可能とな
る。又、チップ側面２０では、多少の表面状態の変化や
表面破損が生じることを許容することが出来るため、チ
ップの取扱性が容易となる。

【００３９】又、本発明の第１の実施の形態に係る半導
体ダイオード１０ａでは、中央のｎ型の第１半導体領域
１４とｐ型の第２半導体領域１３とのｐｎ接合の耐圧
は、ｎ型の第１半導体領域１４の不純物密度Ｎ_Bにより
決定される。ｐ型の第２半導体領域１３とｎ型の第１半
導体領域１４との第１ｐｎ接合界面１９が片側階段接合
を構成していると仮定すれば、雪崩（アバランシェ）降
伏による耐圧Ｖ_Ｂは、Ｖ_Ｂ＝ε_sＥ_m ²／（２ｑＮ_B）・・・・・（１）で与えられる。ここで、ε_sは半導体基板の比誘電率、
Ｅ_mは半導体基板に固有の雪崩降伏が開始される電界強
度（最大電界強度）、ｑは電子の素電荷量、Ｎ_Bは第１
半導体領域１４の不純物密度である。即ち、第１半導体
領域１４の不純物密度Ｎ_Bが、シリコンウェハの不純物
密度、即ち、第４半導体領域１５の不純物密度より十分
に高ければ、半導体ダイオード１０ａの耐圧は第１半導
体領域１４の不純物密度Ｎ_Bにのみ依存し、製造に用い
る母材（シリコンウェハ）の不純物密度には依存しな
い。このため、第１半導体領域１４の不純物密度Ｎ_Bを
式（１）にしたがい適宜設計し、この不純物密度Ｎ_Bを
管理すれば、所望の耐圧が得られるので、シリコンウェ
ハの比抵抗（抵抗率）ρを高精度に制御する必要はな
い。したがって、第１半導体領域１４の不純物密度Ｎ_B
より比較的高抵抗の基板であれば、任意の市販のシリコ
ンウェハを利用して、所望の耐圧を有した定電圧ダイオ
ード１０の製造を行うことが出来る。因に、第１の実施
の形態では、シリコンウェハとしては、比抵抗ρが１〜
２５０Ω・ｃｍ（ｎ型のシリコンでは、不純物密度５．
５×１０¹⁵／ｃｍ³〜１．８×１０¹³／ｃｍ³程度の範囲
に相当）の広い範囲のものを用いて製造を行うことが可
能となる。更に、高耐圧の電力用半導体装置であれば、
比抵抗ρが１０００Ω・ｃｍ以上（ｎ型のシリコンで
は、不純物密度５×１０¹²／ｃｍ³程度以下の範囲に相
当）の広い範囲のもの等を用いれば良い。

【００４０】更に、本発明の第１の実施の形態に係る半
導体ダイオード１０ａでは、シリコンウェハから切断さ
れたチップのチップ側面２０がシリコン基板１１の両方
の主面に対して略垂直をなすため、例えば、製品組立
（アセンブル）工程において、コレット等の治具へチッ
プを装着し易いなどのチップ取扱性を向上する構造とな
っている。

【００４１】図１（ｂ）は、本発明の第１の実施の形態
の変形例に係る半導体装置としての定電圧ダイオード
（半導体ダイオード）１０ｂの構造を示す断面図であ
る。図１（ｂ）に示す本発明の第１の実施の形態の変形
例に係る半導体ダイオード１０ｂは、図１（ａ）よりも
高耐圧の定電圧ダイオードであり、ｎ型の第１半導体領
域１４と、ｎ型の第３半導体領域１５との間に、第１半
導体領域１４よりも低不純物密度でｎ型の第５半導体領
域１６の薄い層が挟まれている。低不純物密度でｎ型の
第５半導体領域１６の薄い層が挟まれている分だけ、図
１（ａ）よりも降伏電圧が高くなる。他は、図１（ａ）
に示した本発明の第１の実施の形態に係る半導体装置１
０ａと同様であるので、重複した説明を省略する。

【００４２】次に、本発明の第１の実施の形態に係る半
導体ダイオード１０ａを製造する方法について図２〜図
１２に示す工程断面図（その１〜１１）を用いて説明す
る。

【００４３】（イ）まず、図２に示すように、第１導電
型（ｎ型）のシリコン基板（シリコンウェハ）１１を用
意する。そして、このシリコン基板１１の一方の主面１
１Ｂ及び他方の主面１１Ａに熱酸化を行って、それぞれ
厚さ３００ｎｍ〜１．５μｍの酸化膜４１，２１を形成
する。その後、フォトリソグラフィー技術を用いて、他
方の主面１１Ａの酸化膜２１を加工する。即ち、図２に
示すように、酸化膜２１の上に、例えばネガ型のフォト
レジスト２２をスピンコーティングなどによって塗布す
る。次いで、図２に示すように、後述する開口部２２Ａ
を形成、加工する部分を覆うような（ｎ型の第１半導体
領域１４を形成するための）パターンを有するフォトマ
スク２３を配置して、露光光を照射する。

【００４４】（ロ）図３は、フォトレジスト２２を露光
後、現像した状態を示す。このようにパターニングされ
たフォトレジスト２２をマスクとして、ウェットエッチ
ング又はドライエッチングを行って、フォトレジスト２
２の開口部２２Ａ内で露出する酸化膜２１をエッチング
してシリコン基板１１の表面の一部を露出させる。

【００４５】この際、一方の主面１１Ｂ側の酸化膜４１
の上にも、フォトレジスト（図示省略）を塗布し、酸化
膜４１を保護しておく。その後、フォトレジスト２２を
剥離すると図４に示すような状態となる。図４に示すよ
うに酸化膜２１に、開口部２１Ａが形成される。

【００４６】（ハ）次に、酸化膜２１の開口部２１Ａで
窓明されたシリコン基板１１上へ、ｎ型不純物元素であ
るリン（Ｐ）やヒ素（Ａｓ）などのドーパントを含む不
純物添加薄膜（例えば高不純物密度でドープされたリン
ガラス（ＰＳＧ）膜やヒ素ガラス（ＡｓＳＧ）膜）２４
を堆積させ、所定温度、所定時間での熱処理を施して選
択拡散を行い、高不純物密度でｎ型の第１半導体領域１
４ａを形成する。その後、不純物添加薄膜２４を除去す
る。第１半導体領域１４ａの拡散深さは、最終的にはシ
リコン基板１１の厚さの半分程度の深い拡散になるた
め、ｎ型不純物元素としては、拡散係数の大きなリン
（Ｐ）が好ましい。特に、後述するｐ型の第２半導体領
域１３を形成する際のｐ型不純物の拡散係数よりも拡散
係数が大きいｎ型不純物元素を選択することが好まし
い。不純物添加薄膜を用いずに、オキシ塩化リン（ＰＯ
Ｃｌ₃）等の液体ソースを用いた気相拡散法でも良い。
又³¹Ｐ^＋等の不純物イオンをイオン注入法により、３×
１０¹⁵ｃｍ⁻²〜５×１０¹⁶ｃｍ ⁻²等の所定のドーズ量
を注入し、その後所望の深さまでドライブイン（熱処
理）しても良い。⁷⁵Ａｓ^＋をイオン注入法により導入し
ても良いが、ヒ素（Ａｓ）は拡散係数が小さいので、熱
拡散に高温・長時間を要すので好ましくない。不純物添
加薄膜２４を用いた場合は、その後、不純物添加薄膜２
４をウェットエッチング又はドライエッチングを行って
除去する。不純物添加薄膜２４を用いない場合でも、ド
ライブイン時に拡散窓中に形成されるリンガラス等をウ
ェットエッチング又はドライエッチングを行って除去す
る。

【００４７】（ニ）続いて、シリコン基板１１の他方の
主面１１Ａをフォトレジスト（図示省略）で被覆して、
シリコン基板１１の一方の主面１１Ｂの酸化膜４１を除
去する。そして、図６に示すように、シリコン基板１１
の一方の主面１１Ｂに、リン（Ｐ）やヒ素（Ａｓ）など
のドナー不純物を全面に拡散して高不純物密度（例え
ば、２×１０¹⁹／ｃｍ³程度）のｎ型の第３半導体領域
１５を形成する。このとき、図５のｎ型の第１半導体領
域１４ａは更に深く押し込まれて、ｎ型の第１半導体領
域１４ｂとなる。ｎ型の第１半導体領域１４ｂの周囲の
領域は、シリコン基板１１に固有の不純物密度を維持し
ているｎ型の第５半導体領域１６である。不純物添加薄
膜を用いずに、オキシ塩化リン（ＰＯＣｌ₃）等の液体
ソースを用いた気相拡散法でも良い。又³¹Ｐ^＋，⁷⁵Ａｓ
^＋等の不純物イオンをイオン注入法により、３×１０¹⁵
ｃｍ⁻²〜５×１０¹⁶ｃｍ⁻²等の所定のドーズ量を注入
し、その後所望の深さまでドライブイン（熱処理）して
も良い。第１半導体領域１４ｂと第３半導体領域１５と
の間に挟まれたシリコン基板１１からなる層の厚さは、
後述するｐ型の第４半導体領域１２を全面に形成する工
程（図１０参照）時に押し込まれ、最終的に第１半導体
領域１４と第３半導体領域１５とが完全に接合する厚さ
に選定しておけば良い。図６に示すように、ドライブイ
ン時に、シリコン基板１１の一方の主面１１Ｂ及び他方
の主面１１Ａの拡散窓中に形成されるリンガラス等をウ
ェットエッチング又はドライエッチングを行って除去す
る。

【００４８】（ホ）次に、シリコン基板１１の一方の主
面１１Ｂに熱酸化を行って、厚さ３００ｎｍ〜１．５μ
ｍの酸化膜４２を形成する。この際、シリコン基板１１
の他方の主面１１Ａの第１半導体領域１４を形成に用い
た拡散窓中にも、厚さ３００ｎｍ〜１．５μｍの酸化膜
４３が形成される。シリコン基板１１の他方の主面１１
Ａ酸化膜２１も若干膜厚が増加する。そして、図７に示
すように、シリコン基板１１の他方の主面１１Ａ側に例
えばネガ型のフォトレジスト２５を例えばスピンコーテ
ィングして塗布する。そして、ｐ型の第２半導体領域１
３を形成するためのパターンを有するフォトマスク２６
をフォトレジスト２５の上方に適宜配置して、露光光を
照射する。このフォトマスク２６における非露光部分の
パターンは、図２に示したフォトマスク２３における非
露光部分のパターンより面積の広いものを用いる。

【００４９】（ヘ）続いて、このように露光が行われた
フォトレジスト２５を現像した後、フォトレジスト２５
の開口部２５Ａ内に露出する酸化膜２１を、ウェットエ
ッチング又はドライエッチングにて除去して図８に示す
状態にする。この際、一方の主面１１Ｂ側の酸化膜４２
の上にも、フォトレジスト（図示省略）を塗布し、酸化
膜４２を保護しておく。

【００５０】（ト）その後、フォトレジスト２５を剥離
し、アクセプタ不純物である例えばボロン（Ｂ）などの
ドーパントを含む不純物添加薄膜（例えば高不純物密度
でドープされたボロンガラス（ＢＳＧ）膜など）２７を
堆積させる。そして、所定温度、所定時間での熱処理を
施して選択拡散を行い、図９に示すように、露出したシ
リコン基板１１の他方の主面１１Ａ側から高不純物密度
でｐ型の第２半導体領域１３ａを形成する。このｐ型の
第２半導体領域１３ａの形成のためのドライブイン（熱
処理）により、図８に示したｎ型の第１半導体領域１４
ｂは更に中に押し込まれ、第１半導体領域１４ｃとな
る。しかし、この段階では、第１半導体領域１４ｃと第
３半導体領域１５との間に、シリコン基板１１からなる
薄い層が介在していてもかまわない。第１半導体領域１
４ｃの先端と第３半導体領域１の先端との間に挟まれた
シリコン基板１１からなる層の厚さは、後述するｐ型の
第４半導体領域１２を全面に形成する工程（図１０参
照）時に押し込まれ、最終的に第１半導体領域１４と第
３半導体領域１５とが完全に接合すれば良い。その後、
他方の主面１１Ａ側の不純物添加薄膜２７と酸化膜２１
をウェットエッチング又はドライエッチングにより除去
する。ウェットエッチングの場合は、一方の主面１１Ｂ
側の酸化膜４２の上にも、フォトレジスト（図示省略）
を塗布し、酸化膜４２を保護しておくことは勿論であ
る。

【００５１】（チ）次に、図１０に示すように、シリコ
ン基板１１の他方の主面１１Ａ側から、例えばボロン
（Ｂ）などのアクセプタ不純物を全面に拡散し、ｐ型の
第４半導体領域１２を形成する。このｐ型の第４半導体
領域１２の形成のためのドライブイン（熱処理）によ
り、図９に示したｐ型の第２半導体領域１３ａ及び第１
半導体領域１４ｃの先端は更に中に押し込まれ、ｐ型の
第２半導体領域１３及び第１半導体領域１４となる。こ
の結果、図１０に示すように、第１半導体領域１４と第
３半導体領域１５とが完全に接合する。ｐ型の第４半導
体領域１２を形成するためのアクセプタ不純物の全面拡
散は、ボロンガラス（ＢＳＧ）膜等の不純物添加薄膜を
用いる方法でも、窒化ボロン（ＢＮ）等の固体ソース、
三臭化硼素（ＢＢｒ₃）等の液体ソースを用いた気相拡
散法でも良い。又¹¹Ｂ^＋，⁴⁹ＢＦ₂ ^＋等の不純物イオン
をイオン注入法により、３×１０¹⁵ｃｍ⁻²〜５×１０
¹⁶ｃｍ⁻²等の所定のドーズ量を注入し、その後所望の
深さまでドライブイン（熱処理）しても良い。この結
果、図１０に示すように、シリコン基板１１の他方の主
面１１Ａ側に全面に亙って形成されたｐ型の第４半導体
領域１２と、一方の主面１１Ｂ側に全面に亙って形成さ
れたｎ型の第３半導体領域１５との間の領域において、
ｐ型の第２半導体領域１３及びｎ型の第１半導体領域１
４が介在された構造となっている。又、これらｐ型の第
２半導体領域１３及びｎ型の第１半導体領域１４の周囲
には、シリコン基板１１に固有の不純物密度を有するｎ
型の第５半導体領域１６が、これらｐ型の第２半導体領
域１３及びｎ型の第１半導体領域１４を取り囲むように
形成されている。そして、ｎ型の第１半導体領域１４
は、それを取り囲むｎ型の第５半導体領域１６の不純物
密度より高不純物密度に設定されている。又、このｎ型
の第１半導体領域１４は、ｐ型の第４半導体領域１２の
中央部分から膨出するｐ型の第２半導体領域１３に接合
して湾曲面でなる第１ｐｎ接合界面１９を形成してい
る。更に、ｐ型の第４半導体領域１２と比較的低不純物
密度でｎ型の第５半導体領域１６は、接合して第２ｐｎ
接合界面１９Ａを形成している。

【００５２】（リ）その後、図１１に示すように、ｐ型
半導体層１２の表面とｎ型半導体層１５の表面には、真
空蒸着法やスパッタリング法等により金属薄膜を堆積さ
せて、厚さ１μｍ〜１０μｍ程度の第１主電極層１８及
び第２主電極層１７を形成する。

【００５３】（ヌ）最後に、図１２に示すように、シリ
コン基板１１の例えば一方の主面１１Ｂ側（電極層１８
の外側）に全体に亙って合成樹脂シート２８を貼り付
け、図１２に一点鎖線で示すダイシングライン２９に沿
って切断を行う。合成樹脂シート２８は、具体的には、
ポリエチレンフィルム、ポリプロピレンフィルム、ポリ
塩化ビニルフィルム、ポリエチレンテレフタレートフィ
ルム、ポリブチレンテレフタレートフィルム、ポリブテ
ンフィルム、ポリブタジエンフィルム、ポリウレタンフ
ィルム、ポリメチルペンテンフィルム、エチレン−酢酸
ビニル共重合体フィルム、エチレン−（メタ）アクリル
酸共重合体フィルム、エチレン−（メタ）アクリル酸メ
チル共重合体フィルム、エチレン−（メタ）アクリル酸
エチル共重合体フィルム等が用いられる。又、合成樹脂
シート２８は、これらの積層フィルムであっても良い。
合成樹脂シート２８の膜厚は、通常は１０〜３００μｍ
程度であり、好ましくは５０〜２００μｍ程度である。
そして、このようにしてダイシングライン２９で切断さ
れた面は、上記したチップ側面２０となる。この切断工
程によって形成されたチップは、図１（ａ）に示した半
導体ダイオード１０ａとして用いることが出来る。な
お、切断工程の後は、チップ状態の半導体ダイオード１
０ａを合成樹脂シート２８に貼り付けられた状態で保
管、搬送することが出来る。このため、製品組込を行う
際に、合成樹脂シート２８に貼り付けられた半導体ダイ
オード１０ａを例えばコレット等の治具に装着する際も
容易に取扱うことが出来る。

【００５４】本発明の第１の実施の形態に係る半導体装
置の製造方法によれば、ダイシング工程による切断によ
りチップ側面２０を形成するため、半導体ダイオード１
０ａのチップ側面２０がシリコン基板１１の両方の主面
に対して略垂直に形成される。このため、従来のような
ベベル構造を形成するための様々な加工工程を行う必要
がなく、製造工程数を大幅に少なくすることが可能とな
る。

【００５５】（第２の実施の形態）ここで、本発明の第
２の実施の形態に係る半導体ダイオード１０ｃを図１３
を用いて説明する。

【００５６】図１３に示す半導体ダイオード１０ｃで
は、第１の実施の形態とは逆に、ｎ型の第１半導体領域
３４がシリコン基板１１の一方の主面１１Ｂ側から選択
拡散されて形成されている。このため、図１３に示すよ
うに、ｐ型の第２半導体領域１３は下に凸の湾曲面を有
し、ｎ型の第１半導体領域３４は、上に凸の湾曲面を有
している。即ち、ｐ型の第４半導体領域１２及び第２半
導体領域１３は、シリコン基板１１の他方の主面１１Ａ
側から拡散され、ｎ型の第３半導体領域１５及び第１半
導体領域３４は、シリコン基板１１の一方の主面１１Ｂ
側から拡散されて形成されている。このため、第２の実
施の形態では、ｎ型とｐ型のキャリアの補償等の問題は
発生しない。したがって、第１の実施の形態に係る半導
体ダイオード１０ａ，１０ｂに比して、各半導体領域の
ｎ型不純物密度及びｐ型不純物密度を制御し易いという
利点がある。他は、第１の実施の形態で用いた半導体ダ
イオード１０ａと実質的に同一の構造であり、ほぼ同一
の機能を果たすので、重複した説明を省略する。

【００５７】次に、本発明の第２の実施の形態に係る半
導体ダイオード１０ｃを製造する方法について図１４〜
図１８に示す工程断面図（その１〜５）を用いて説明す
る。

【００５８】（イ）まず、第１導電型（ｎ型）のシリコ
ン基板（シリコンウェハ）１１を用意する。そして、こ
のシリコン基板１１の一方の主面１１Ｂ及び他方の主面
１１Ａに熱酸化を行って、それぞれ厚さ３００ｎｍ〜
１．５μｍの酸化膜４１，２１を形成する。その後、フ
ォトリソグラフィー技術及びエッチング技術を用いて、
他方の主面１１Ａの酸化膜２１に、拡散窓を形成する。
そして、この拡散窓を用いて、ｐ型不純物を選択的に導
入（プレデポシション）する。その後、プレデポシショ
ン時にシリコン基板１１の他方の主面１１Ａの拡散窓中
に形成されるボロンガラス（ＢＳＧ）等をウェットエッ
チングを行って除去する。プレデポシションにより導入
された直後のｐ型不純物は、図１４に示すように１μｍ
程度以下の極く浅い第２半導体領域１３ａを形成してい
る。

【００５９】（ロ）更に、シリコン基板１１を熱酸化を
行って、他方の主面１１Ａの拡散窓中に厚さ３００ｎｍ
〜５００ｎｍの酸化膜４４を形成し、他方の主面１１Ａ
を酸化膜２１、４４で完全に被覆する。その後、フォト
リソグラフィー技術及びエッチング技術を用いて、一方
の主面１１Ｂの酸化膜４１に、拡散窓を形成する。そし
て、この拡散窓を用いて、ｎ型不純物を選択的に導入
（プレデポシション）し、図１５に示すように第１半導
体領域３４ａを形成する。図１５は、プレデポシション
時に、シリコン基板１１の一方の主面１１Ｂの拡散窓中
に形成されるリンガラス（ＰＳＧ）等をウェットエッチ
ングを行って除去した状態を示す。ｎ型不純物のプレデ
ポシションの際の熱処理により、第２半導体領域１３ａ
も、図１４に示す拡散深さよりも、若干深く押し込まれ
て第２半導体領域１３ｂとなる。更に、酸化性雰囲気中
で、所定の拡散温度でドライブイン（熱処理）し、図１
６に示すような、第１半導体領域３４ｃと第２半導体領
域１３ｂとを形成する。酸化性雰囲気中でのドライブイ
ンにより、シリコン基板１１の一方の主面１１Ｂの拡散
窓中にも、酸化膜４５が形成される。この時点では、第
１半導体領域３４ｃと第２半導体領域１３ｂとの間に、
シリコン基板１１からなる層が介在している。

【００６０】（ハ）次に、一方の主面１１Ｂの酸化膜４
１を全面除去し、一方の主面１１Ｂにｎ型不純物を導入
（プレデポシション）し、更に熱処理し、図１７に示す
ように第５半導体領域１５ａを全面に形成する。図１７
は、第５半導体領域１５ａを形成時にシリコン基板１１
の一方の主面１１Ｂに形成されるＰＳＧ等をウェットエ
ッチングを行って除去した後の状態を示す。この時点で
は、図１６の第１半導体領域３４ｃと第２半導体領域１
３ｂとは更に深く押し込まれ、第１半導体領域３４ｄと
第２半導体領域１３ｃとなるが、第１半導体領域３４ｄ
と第２半導体領域１３ｃの間には、まだ薄いシリコン基
板１１からなる層が介在している。

【００６１】（ニ）この後、更に、シリコン基板１１を
熱酸化を行って、一方の主面１１Ｂに厚さ３００ｎｍ〜
５００ｎｍの酸化膜４６を形成する。この後、他方の主
面１１Ａの酸化膜２１を全面除去し、他方の主面１１Ａ
にｐ型不純物を導入（プレデポシション）し、更に熱処
理し、図１８に示すように第４半導体領域１２を全面に
形成する。図１８は、第４半導体領域１２を形成時にシ
リコン基板１１の他方の主面１１Ａに形成されるＢＳＧ
等をウェットエッチングを行って除去した後の状態を示
す。この時点では、図１７の第１半導体領域３４ｄと第
２半導体領域１３ｃは更に深く互いに押し込まれ、第１
半導体領域３４と第２半導体領域１３となり、互いにｐ
ｎ接合を形成している。この結果、ｐ型の第２半導体領
域１３及びｎ型の第１半導体領域３４の周囲には、シリ
コン基板１１に固有の不純物密度を有するｎ型の第５半
導体領域１６が、ｐ型の第２半導体領域１３及びｎ型の
第１半導体領域３４を取り囲むように残留する。

【００６２】（ホ）その後は、第１の実施の形態で説明
した図１１以降の工程と全く重複するので、説明を省略
する。

【００６３】本発明の第２の実施の形態に係る半導体ダ
イオード１０ｃの製造方法において、第１半導体領域３
４を形成する工程と第２半導体領域１３を形成する工程
とはどちらを先に行ってもかまわない。又、第３半導体
領域１５を形成する工程と第４半導体領域１２を形成す
る工程とは、どちらを先に行ってもかまわない。

【００６４】（第３の実施の形態）図１９は、本発明の
第３の実施の形態に係る半導体装置としての定電圧ダイ
オード（半導体ダイオード）の構造を示す断面図であ
る。本発明の第３の実施の形態に係る半導体ダイオード
１０ｄは、第１導電型（ｎ型）の第１半導体領域３４、
第２導電型（ｐ型）の第２半導体領域１３、第１導電型
（ｎ型）の第３半導体領域１５、第２導電型（ｐ型）の
第４半導体領域１２、第１半導体領域３４よりも低不純
物密度で第１導電型（ｎ型）の第５半導体領域１６とか
ら構成されている。第１導電型と第２導電型とは互いに
反対導電型であればよく、第１導電型がｐ型で、第２導
電型がｎ型でもかまわない。図１９に示すように、第１
半導体領域３４は、第１端面及びこの第１端面に対向し
た第２端面、更に第１及び第２端面を接続する第１外周
面を有する。第２半導体領域１３は、第３端面及びこの
第３端面に対向した第４端面、更に第３及び第４端面を
接続する第２外周面を有し、第４端面が、第１半導体領
域３４の第１端面と接合している。第３半導体領域１５
は、第１半導体領域３４の第２端面において第１半導体
領域３４に接合している。第４半導体領域１２は、第３
端面の近傍の第２外周面の一部において、第２半導体領
域１３に接合している。第５半導体領域１６は、第１半
導体領域３４の第１外周面及び第２半導体領域１３の第
２外周面に接合した内周面を有し、且つ第３半導体領域
１５と第４半導体領域１２との間に位置する。

【００６５】ｎ型の第１半導体領域３４には、凹部（Ｕ
溝）が形成され、凹部の内部に第１半導体領域３４とオ
ーミック接触するように第１半導体領域３４よりも高電
導率の第１主電極プラグ６４が埋め込まれている。ｐ型
の第２半導体領域１３の内部にも、凹部（Ｕ溝）が形成
され凹部の内部に第２半導体領域１３とオーミック接触
するように第２半導体領域１３よりも高電導率の第２主
電極プラグ６３が埋め込まれている。第１主電極プラグ
６４及び第２主電極プラグ６３は、それぞれ、タングス
テン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の
高融点金属、これらのシリサイド（ＷＳｉ_２，ＴｉＳｉ
_２，ＭｏＳｉ_２）等により構成された高電導率の材料か
ら構成されている。不純物を添加した多結晶シリコン
（ポリシリコン）や、これらのシリサイドを用いたポリ
サイドで構成しても良い。又、ｐ型の第２半導体領域１
３及びｎ型の第１半導体領域３４の周囲を取り囲むよう
に、ｎ型の第５半導体領域１６が形成されている。この
ｎ型の第５半導体領域１６は、他方の主面に沿うように
形成されたｐ型の第４半導体領域１２と、他方の主面に
沿うように形成されたｎ型の第３半導体領域１５とに接
合するように形成されている。更に、シリコン基板１１
の主面１１Ａ、１１Ｂの表面は、それぞれオーミック接
触するようにアルミニウム（Ａｌ）等の金属薄膜からな
る第１主電極層１８及び第２主電極層１７が形成されて
いる。更に、第１主電極層１８は、第１主電極プラグ６
４を介してｎ型の第１半導体領域３４に接続されてい
る。同様に、第２主電極層１７は、第２主電極プラグ６
３を介してｐ型の第２半導体領域１３に接続されてい
る。

【００６６】この結果、シリコン基板１１の他方の主面
１１Ａ側に全面に亙って形成されたｐ型の第４半導体領
域１２と、一方の主面１１Ｂ側に全面に亙って形成され
たｎ型の第３半導体領域１５との間の領域において、且
つ半導体ダイオード１０ｄの平面中央の位置に、ｐ型の
第２半導体領域１３及びｎ型の第１半導体領域３４が介
在された構造となっている。又、これらｐ型の第２半導
体領域１３及びｎ型の第１半導体領域３４の周囲には、
シリコン基板１１に固有の不純物密度（比較的低不純物
密度）を有するｎ型の第５半導体領域１６が、ｐ型の第
２半導体領域１３及びｎ型の第１半導体領域３４を取り
囲むように形成されている。

【００６７】図示を省略しているが、図１及び図１３と
同様に、半導体ダイオード１０ｄは、チップ側面（周
面）が、シリコン基板１１の両方の主面に対して略垂直
をなすように形成される。この結果、チップ側面には、
第２ｐｎ接合界面（ｐ型の第４半導体領域１２と比較的
低不純物密度でｎ型の第５半導体領域１６とのｐｎ接合
界面）の終端部が露呈するのは、第１及び第２の実施の
形態と同様である。

【００６８】本発明の第３の実施の形態に係る半導体ダ
イオード１０ｄにおいては、式（１）で規定される所定
の不純物密度Ｎ_Bに設定されたｎ型の第１半導体領域３
４が、ｐ型の第４半導体領域１２の中央部分から膨出す
るｐ型の第２半導体領域１３に接合し、基板１１の内部
に局在した第１ｐｎ接合界面を構成している。このた
め、第１主電極層１８及び第２主電極層１７間に逆方向
電圧を印加したときに、内部に局在したｐｎ接合界面
（第１ｐｎ接合界面）及びチップ側面に露呈した周辺部
のｐｎ接合界面での降伏の起こり方を見ると、ｐ型の第
２半導体領域１３とｎ型の第１半導体領域３４との間に
局在したｐｎ接合界面（第１ｐｎ接合界面）は、ｐ型の
第４半導体領域１２とｎ型の第５半導体領域１６との第
２ｐｎ接合界面（周囲の領域）に先駆けて降伏を起こ
す。これは、耐圧がｎ型半導体領域３４，１６の不純物
密度に起因するためである。即ち、第３の実施の形態で
は、外部に第２ｐｎ接合界面が露出する部分があって
も、ｐｎ接合界面の降伏は、内部に局在したｐｎ接合界
面（第１ｐｎ接合界面）で発生して、外部露出部分のｐ
ｎ接合界面には表面電界強度の負担がかからない構造と
なっている。

【００６９】このような第１主電極プラグ６４及び第２
主電極プラグ６３を形成することにより、ｎ型の第１半
導体領域３４及びｐ型の第２半導体領域１３に、それぞ
れ直接、金属電極層を接続することが出来るという利点
がある。図１９では、第１主電極プラグ６４と第２主電
極プラグ６３との間で、半導体素子の主電流の通路とな
る動作領域が定義される。更に、第１主電極層１８及び
第２主電極層１７を含めて広い面積で金属電極層が半導
体領域に接触出来るので、オーミック接触に伴う接触抵
抗を低く出来る。したがって、寄生抵抗の影響を十分小
さくして、より精度の高い定電圧ダイオードを実現出来
る。他は、第１の実施の形態で用いた半導体ダイオード
１０ａと実質的に同一の構造であり、ほぼ同一の機能を
果たすので、重複した説明を省略する。

【００７０】次に、本発明の第３の実施の形態に係る半
導体ダイオード１０ｄを製造する方法について図２０〜
図２３に示す工程断面図（その１〜４）を用いて説明す
る。

【００７１】（イ）まず、第１導電型（ｎ型）のシリコ
ン基板（シリコンウェハ）１１を用意する。そして、こ
のシリコン基板１１の一方の主面１１Ｂ及び他方の主面
１１Ａに熱酸化を行って、それぞれ厚さ８００ｎｍ〜
２．０μｍの酸化膜を形成する。その後、シリコン基板
１１の他方の主面１１Ａをフォトレジストで被覆して、
シリコン基板１１の一方の主面１１Ｂの酸化膜を除去す
る。そして、シリコン基板１１の一方の主面１１Ｂに、
ドナー不純物を全面に拡散して高不純物密度でｎ型の第
３半導体領域１５を形成する。酸化性雰囲気でドライブ
インし、シリコン基板１１の一方の主面１１Ｂに厚さ８
００ｎｍ〜２．０μｍの酸化膜５２を形成する。その
後、シリコン基板１１の一方の主面１１Ｂをフォトレジ
ストで被覆して、シリコン基板１１の他方の主面１１Ａ
の酸化膜を除去する。そして、他方の主面１１Ａからア
クセプタ不純物を導入し、酸化性雰囲気でドライブイン
し、図２０に示すような高不純物密度でｐ型の第４半導
体領域１２を全面に形成する。この際、図２０に示すよ
うに、シリコン基板１１の他方の主面１１Ａに厚さ３０
０ｎｍ〜１．５μｍの酸化膜５１が形成される。なお、
第３半導体領域１５の形成と第４半導体領域１２の形成
をどちらを先に行ってもかまわない。

【００７２】（ロ）その後、フォトリソグラフィー技術
及び反応性イオンエッチング（ＲＩＥ）を用いて、一方
の主面１１Ｂの酸化膜５２を選択的にエッチングし、シ
リコン基板１１の一方の主面１１Ｂを露出させる。酸化
膜５２のエッチングに用いたフォトレジストを除去後、
酸化膜５２をマスクとして用い、例えば三塩化硼素（Ｂ
Ｃｌ₃）、四塩化珪素（ＳｉＣｌ₄）、三塩化リン（ＰＣ
ｌ₃）等の塩素系エッチングガスを用いたＲＩＥ若しく
は電子サイクロトロン共鳴（ＥＣＲ）イオンエッチング
等により、図２１に示すような第１拡散トレンチ６２を
形成する。第１拡散トレンチ６２は、ｎ型の第３半導体
領域１５を貫通する深さ、例えば１００μｍ〜１５０μ
ｍ程度の深さに形成する。同様に、酸化膜５１をパター
ニングしたエッチングマスクとして用い、シリコン基板
１１の他方の主面１１Ａにも、図２１に示すような第２
拡散トレンチ６１を形成する。第２拡散トレンチ６１
は、ｐ型の第４半導体領域１２を貫通する深さ、例えば
１００μｍ〜１５０μｍ程度の深さに形成する。

【００７３】（ハ）そして、このシリコン基板１１の熱
酸化を行って、第１拡散トレンチ６２及び第２拡散トレ
ンチ６１の内部に厚さ３００ｎｍ〜６００ｎｍの酸化膜
５３を形成する。その後、シリコン基板１１の他方の主
面１１Ａにフォトレジストを塗布し、再び、フォトリソ
グラフィー技術により第２拡散トレンチ６１の位置のフ
ォトレジストのみを除去する。更に、シリコン基板１１
の一方の主面１１Ｂをフォトレジストで被覆して、第２
拡散トレンチ６１の内部の酸化膜を選択的に除去する。
そして、第２拡散トレンチ６１の内壁及び底部に露出し
たシリコン基板１１に対し、アクセプタ不純物を導入
し、所定の深さ例えば、１０μｍ〜１５μｍ程度の深さ
にドライブインし、図２２に示すような高不純物密度で
ｐ型の第２半導体領域１３を第２拡散トレンチ６１の近
傍に選択的に形成する。

【００７４】（ニ）ｐ型の第２半導体領域１３形成のド
レイブインを酸化性雰囲気で行うことにより、第２拡散
トレンチ６１の内部に厚さ３００ｎｍ〜６００ｎｍの酸
化膜５４を形成する。その後、シリコン基板１１の一方
の主面１１Ｂにフォトレジストを塗布し、再び、フォト
リソグラフィー技術により第１拡散トレンチ６２の位置
のフォトジストのみを除去する。更に、シリコン基板１
１の他方の主面１１Ａをフォトレジストで被覆して、第
１拡散トレンチ６２の内部の酸化膜を選択的に除去す
る。そして、第１拡散トレンチ６２の内壁及び底部に露
出したシリコン基板１１に対し、ドナー不純物を導入
し、所定の深さ、例えば、３０μｍ〜５０μｍ程度の深
さにドライブインし、図２３に示すような高不純物密度
でｎ型の第１半導体領域３４を第１拡散トレンチ６２の
近傍に選択的に形成する。この際、ｐ型の第２半導体領
域１３も更に深く拡散される。この結果、図２３に示す
ように、ｎ型の第１半導体領域３４とｐ型の第２半導体
領域１３との界面に局在したｐｎ接合界面（第１ｐｎ接
合界面）が形成される。なお、第１半導体領域３４を先
に形成してから第２半導体領域１３を形成してもかまわ
ない。

【００７５】（ホ）この後、Ｗ、Ｔｉ、Ｍｏ等の高融点
金属、これらのシリサイド（ＷＳｉ _２，ＴｉＳｉ_２，Ｍ
ｏＳｉ_２）等を、第１拡散トレンチ６２及び第２拡散ト
レンチ６１の内部に選択的にＣＶＤし、第１拡散トレン
チ６２及び第２拡散トレンチ６１の内部に、第１主電極
プラグ６４及び第２主電極プラグ６３をそれぞれ埋め込
む。高融点金属やこれらのシリサイドを全面にＣＶＤし
て、エッチバック若しくは、化学的機械研磨（ＣＭＰ）
等により平坦化しても良い。この後は、第１の実施の形
態で説明した図１１の工程以降と同様であり、重複した
説明を省略する。

【００７６】なお、第１拡散トレンチ６２及び第２拡散
トレンチ６１の内部に、第１半導体領域３４及び第２半
導体領域１３を形成してから、第３半導体領域１５及び
第４半導体領域１２の形成することも可能である。

【００７７】本発明の第３の実施の形態に係る半導体ダ
イオード１０ｄの製造方法によれば、第１拡散トレンチ
６２及び第２拡散トレンチ６１を介して、半導体基板１
１中に第１半導体領域３４及び第２半導体領域１３を形
成しているので、高温且つ長時間の熱拡散処理が不要
で、生産性が向上する。又、高温且つ長時間の熱拡散処
理に伴う結晶欠陥等の発生もない。又、比較的浅い拡散
で良いので、第１半導体領域３４及び第２半導体領域１
３の不純物密度の制御が容易である。

【００７８】（その他の実施の形態）以上、本発明の第
１から第３の実施の形態について説明したが、上記の実
施の形態の開示の一部をなす論述及び図面はこの発明を
限定するものであると理解するべきではない。この開示
から当業者には様々な代替実施の形態、実施例及び運用
技術が明らかとなろう。

【００７９】例えば、図３に示す工程で、他方の主面１
１Ａの酸化膜２１をエッチングして選択拡散用の拡散窓
を形成する際、一方の主面１１Ｂ側の酸化膜４１の上に
も、フォトレジスト（図示省略）を塗布し、酸化膜４１
を保護した。しかし、この際、一方の主面１１Ｂ側の酸
化膜４１を保護しないで、酸化膜４１を全面除去しても
良い。そして、酸化膜２１の開口部２１Ａにｎ型不純物
元素を選択拡散し、第１半導体領域１４を形成する際
に、同時に、シリコン基板１１の一方の主面１１Ｂにも
ｎ型不純物元素を全面に拡散して、ｎ型の第３半導体領
域１５を形成しても良い。この方が工程数が削減出来
る。

【００８０】又、上記の実施の形態の説明では、半導体
ダイオード１０ａとして定電圧ダイオードに適すること
を述べたが、定電圧ダイオードよりも高耐圧の電力用半
導体装置に本発明を適用することも勿論可能である。

【００８１】このように、本発明はここでは記載してい
ない様々な実施の形態等を含むことは勿論である。した
がって、本発明の技術的範囲は上記の説明から妥当な特
許請求の範囲に係る発明特定事項によってのみ定められ
るものである。

【００８２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、降伏を起こすｐｎ接合界面が半導体基板の内
部に位置するため、周縁のｐｎ接合界面が露呈する半導
体装置側面で局所的な降伏が発生するのを防止して、安
定した所望の降伏電圧を有する半導体装置を提供するこ
とが出来る。

【００８３】又、本発明によれば、使用する半導体ウェ
ハの比抵抗ρの範囲を広げることが出来、半導体ウェハ
にかかるコストを低減することが出来る。

【００８４】更に、本発明によれば、半導体装置（チッ
プ）表面処理を簡略化又は省略することが出来るため、
製造工程を簡略化することが出来る。

【００８５】又、本発明によれば、半導体装置の側面が
半導体基板に対して略直角となるため、製品組付工程に
おいて、コレット等の治具へのチップ装着性、並びに取
扱性を良好にする効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体装置を
示す断面図である。

【図２】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その１）である。

【図３】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その２）である。

【図４】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その３）である。

【図５】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その４）である。

【図６】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その５）である。

【図７】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その６）である。

【図８】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その７）である。

【図９】本発明の第１の実施の形態に係る半導体装置の
製造方法を示す工程断面図（その８）である。

【図１０】本発明の第１の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その９）である。

【図１１】本発明の第１の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その１０）である。

【図１２】本発明の第１の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その１１）である。

【図１３】本発明の第２の実施の形態に係る半導体装置
を示す断面図である。

【図１４】本発明の第２の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その１）である。

【図１５】本発明の第２の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その２）である。

【図１６】本発明の第２の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その３）である。

【図１７】本発明の第２の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その４）である。

【図１８】本発明の第２の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その５）である。

【図１９】本発明の第３の実施の形態に係る半導体装置
を示す断面図である。

【図２０】本発明の第３の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その１）である。

【図２１】本発明の第３の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その２）である。

【図２２】本発明の第３の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その３）である。

【図２３】本発明の第３の実施の形態に係る半導体装置
の製造方法を示す工程断面図（その４）である。

【図２４】従来の半導体装置を示す断面図である。

【符号の説明】

１０半導体ダイオード（半導体装置）１１シリコン基板（半導体基板）１２第４半導体領域１３第２半導体領域１４，３４第１半導体領域１５第３半導体領域１６第５半導体領域１７第２主電極層１８第１主電極層１９、１９Ａｐｎ接合界面２０チップ側面２１，４１〜４５，５１〜５４酸化膜２２，２５フォトレジスト６１第２拡散トレンチ６２第１拡散トレンチ６３第２主電極プラグ６４第１主電極プラグ

Claims

【特許請求の範囲】

【請求項１】第１端面及び該第１端面に対向した第２
端面、更に前記第１及び第２端面を接続する第１外周面
を有した第１導電型の第１半導体領域と、第３端面及び該第３端面に対向した第４端面、更に前記
第３及び第４端面を接続する第２外周面を有し、前記第
４端面が前記第１端面と接合した前記第１導電型とは反
対導電型の第２導電型の第２半導体領域と、前記第２端面において前記第１半導体領域に接合した前
記第１導電型の第３半導体領域と、前記第３端面、若しくは前記第３端面の近傍の第２外周
面の一部において、前記第２半導体領域に接合した前記
第２導電型の第４半導体領域と、前記第１及び第２外周面に接合した内周面を有し、且つ
前記第３半導体領域と前記第４半導体領域との間に位置
する前記第１半導体領域よりも低不純物密度で前記第１
導電型の第５半導体領域とからなることを特徴とする半
導体装置。
【請求項２】前記第５半導体領域の外周面が、前記半
導体装置のチップ外周面として機能し、該チップ外周面
が前記第１半導体領域の第２端面に対して、実質的に垂
直であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記第５半導体領域は、バルク結晶から
切り出したウェハからなる半導体基板であることを特徴
とする請求項１又は２記載の半導体装置。
【請求項４】前記第３半導体領域の底面には第１主電
極層が、前記第４半導体領域の表面には第２主電極層が
形成されていることを特徴とする請求項１〜３のいずれ
か１項に記載の半導体装置。
【請求項５】前記第１半導体領域の内部に、前記第１
主電極層に接して前記第１半導体領域よりも高電導率の
第１電極プラグが埋め込まれていることを特徴とする請
求項４記載の半導体装置。
【請求項６】前記第２半導体領域の内部に、前記第２
主電極層に接して前記第２半導体領域よりも高電導率の
第２電極プラグが埋め込まれていることを特徴とする請
求項４又は５記載の半導体装置。
【請求項７】一方の主面及び該一方の主面に対向した
他方の主面を有する半導体基板の前記他方の主面の一部
から第１導電型の不純物元素を所定深さまで選択的に導
入して第１半導体領域を形成する工程と、前記半導体基板の前記他方の主面の一部から前記第１導
電型とは反対導電型となる第２導電型の不純物元素を選
択的に導入して第２半導体領域を形成する工程と、前記半導体基板の前記一方の主面の全体から前記第１導
電型の不純物元素を所定深さまで選択的に導入して第３
半導体領域を形成する工程と、前記半導体基板の前記他方の主面の全体から前記第２導
電型の不純物元素を導入して第４半導体領域を形成する
工程とにより前記第１半導体領域と前記第２半導体領域
との間に局在したｐｎ接合界面を形成することを特徴と
する半導体装置の製造方法。
【請求項８】一方の主面及び該一方の主面に対向した
他方の主面を有する半導体基板の前記一方の主面の一部
から第１導電型の不純物元素を所定深さまで選択的に導
入して第１半導体領域を形成する工程と、前記半導体基板の前記他方の主面の一部から前記第１導
電型とは反対導電型となる第２導電型の不純物元素を選
択的に導入して第２半導体領域を形成する工程と、前記半導体基板の前記一方の主面の全体から前記第１導
電型の不純物元素を所定深さまで選択的に導入して第３
半導体領域を形成する工程と、前記半導体基板の前記他方の主面の全体から前記第２導
電型の不純物元素を導入して第４半導体領域を形成する
工程とにより前記第１半導体領域と前記第２半導体領域
との間に局在したｐｎ接合界面を形成することを特徴と
する半導体装置の製造方法。
【請求項９】一方の主面及び該一方の主面に対向した
他方の主面を有する半導体基板の前記一方の主面の全体
から前記第１導電型の不純物元素を所定深さまで選択的
に導入して第３半導体領域を形成する工程と、前記半導体基板の前記他方の主面の全体から前記第１導
電型とは反対導電型となる第２導電型の不純物元素を導
入して第４半導体領域を形成する工程と、半導体基板の前記一方の主面の一部から前記第３半導体
領域を貫通し、前記半導体基板の内部に到達する第１拡
散トレンチを形成する工程と、半導体基板の前記他方の主面の一部から前記第４半導体
領域を貫通し、前記半導体基板の内部に到達する第２拡
散トレンチを形成する工程と、前記第１拡散トレンチの内壁及び底部から、前記第１導
電型の不純物元素を所定深さまで選択的に導入して第１
半導体領域を形成する工程と、前記第２拡散トレンチの内壁及び底部から、前記第２導
電型の不純物元素を所定深さまで選択的に導入して第２
半導体領域を形成する工程とにより前記第１半導体領域
と前記第２半導体領域との間に局在したｐｎ接合界面を
形成することを特徴とする半導体装置の製造方法。
【請求項１０】前記半導体基板を、前記一方の主面対
して実質的に直角をなす面で切断することにより複数の
半導体チップを切り出し、該複数の半導体チップのそれ
ぞれにより複数の半導体装置を実現する工程を更に有す
ることを特徴とする請求項７〜９のいずれか１項記載の
半導体装置の製造方法。