KR940010146B1 - 고속용 트랜지스터 제조방법 - Google Patents

고속용 트랜지스터 제조방법 Download PDF

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Abstract

내용 없음.

Description

고속용 트랜지스터 제조방법
제 1 도는 종래의 트랜지스터의 수직단면도.
제 2 도는 본 발명에 따른 고속용 트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 실리콘기판 2 : N터브(tub)
3 : N매몰층 4 : P매몰층
5 : n-에피층 6, 7, 16, 18, 21, 24, 34 : 산화막
8, 9, 13 : P-층 10 : 포토레지스트
11, 28 : 창 12 : P이온주입층
14 : P층(P컬렉터영역) 15, 19, 20 : 질화막
17 : 외인성 베이스영역 nP, 22 : n다결정실리콘층
23 : PSG막 25 : n확산영역
26 : 측벽산화막 27 : 감광막
29 : P영역 30 : n진성베이스영역
31 : n영역(에미터 영역) B, 37 : 베이스 전극
C, 38 : 컬렉터전극 PP, 32, 33 : P다결정실리콘층
35 : TiSi2실리사이드층 E, 36 : 에미터전극
O1, O2: 산화층 n, n: n형 영역
P, P: P형 영역
본 발명은 트랜지스터 제조방법에 관한 것으로 특히 표면 누설전류와 접합 정전용량이 감소되는 개선된 고속용 트랜지스터 제조방법에 관한 것이다.
최근 바이폴라(bipolar) 트랜지스터의 제조기술은 트랜지스터의 고속 동작과 고집적도를 추구하는 방향으로 발전되어 가는 추세에 있으며, 제 1 도에 도시한 구조의 바이폴라 트랜지스터의 제조기술은 P형 실리콘기판(1) 위에 베이스영역을 형성하기 위하여 n다결정실리콘층(nP)을 에칭으로 절단하고 n다결정실리콘층(nP)을 확산소스(source)로 이용하게 되며, 베이스의 n다결정실리콘층 드라이에칭시 에미터가 형성될 영역이 노출되어 표면이 손상(damage)을 받게 되고 에미터를 형성하기 위하여 측벽산화막을 이용 에미터와 베이스사이의 거리를 최적화하여 자기정합(self align)시키며, 이때 측벽산화막 형성시 또한 드라이에칭에 의해 표면이 손상을 받아 표면누설전류가 증가하게 되어 반도체장치(device)의 전기적 특성이 열화된다. 또한 베이스와 컬렉터 영역의 크기증가로 접합 정전용량(Cjc)과 컬렉터저항(Rc)이 증가하게 되어 트랜지스터의 고속동작특성을 저하시키는 문제가 발생하게 된다.
본 발명은 에미터영역이 형성된 부분을 얇은 산화막(7)과 질화막(15), 두꺼운 산화막(16)을 마스크로 하여 에미터영역을 보호함으로서 표면의 누설전류가 감소하게 되고, 에미터의 형성시에 측벽산화막(26)을 이용하여 베이스와 에미터를 분리시키며, 측벽산화막 형성시 질화막(15)을 버퍼로 드라이에칭하여 표면손상을 방지하고 또 표면누설전류를 줄이며, 콜렉터저항 및 베이스와 컬렉터 접합용량을 줄이기 위해 실리콘 에칭하고(17) 산화막(21)을 성장시키는데 특징이 있는것으로, 반도체장치의 누설 전류, 컬렉터저항, 베이스와 컬렉터 접합 정전용량을 감소시켜 고속동작 특성을 향상하는 고속용 트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 제조방법에 있어서, P형 반도체기판(1)의 소정영역에 각각 n터브(2)와 n매몰층(3)과 P+매몰층(4)을 순차적으로 형성하고 반도기판 전면에 n에피층(5)을 형성하는 제1공정과 상기 n에피층(5)의 소정영역을 식각하고 상기 식각영역을 산화시켜 산화막(6)을 형성하는 제2공정과, 반도체기판 전면을 산화하여 산화막(7)을 성장시키고 이온주입하여 P층(8)(9)을 형성하는 제3공정과, 반도체기판의 컬렉터 영역인 P층(8)(9)을 형성하는 제3공정과, 반도체기판의 컬렉터 영역인 P층(14)을 형성하기 위해 P이온주입층(12)을 활성화하는 제4공정과 반도체기판 전면에 질화막(15)과 산화막(16)을 순차적으로 형성하고 절연막의 소정영역을 시각한 후 실리콘층인 P층(13)을 식각하는 제5공정과, 반도체기판 전면에 산화막(18)과 질화막(19)을 순차적으로 형성하고 상기 질화막을 식각하는 제6공정과, 반도체기판 전면을 산화하는 제7공정과, 상기 질화막(19)을 식각하고, n다결정실리콘층(22)을 형성하여 폴리싱(polishing)하는 제8공정과, 포클(POCL3)을 확산소스로 하여 n다결정실리콘층(22)을 도핑시키고 활성화하는 제9공정과, PSG막(23)을 식각한 후 소정영역의 산화막(16)을 식각하는 제10공정과, 반도체기판 전면에 산화막(24)을 성장시키면서 활성화하고 상기 소정영역을 식각하는 제11공정과 APCVD막을 형성하여 측벽산화막(26)을 형성하고 질화막(15)을 식각하는 제12공정과, 반도체기판 위에 감광막(27)을 도포하고, 소정영역에 창(28)을 형성하여 이온주입한 후 감광막(27)을 제거하고 활성화하여 P영역(29)을 형성하는 제13공정과, 반도체기판위에 다결정실리콘층을 형성하고 이온주입한 후 활성화하여 n영역(31)을 형성하는 제14공정과, 상기 다결정실리콘층을 식각하는 제15공정과, 소정의 영역에 산화막(34)을 형성하여 접촉부를 형성하는 제16공정과 전극을 형성하는 제17공정을 구비하여 상기 공정이 연속으로 이루어짐을 특징으로 한다.
이하 본 발명을 첨부도면을 참조하여 실시에를 들어 상세히 설명한다.
제 2 도는 본 발명에 따른 반도체장치의 제조공정별 수직단면도를 나타낸 것이다.
제 2a 도에 도시한 바와 같이 통상의 방법으로 P형 실리콘기판(1)의 소정 영역에 인을 이온주입하여 N터브(2)를 형성한다. 이때 에너지는 50~60KeV, 도우즈(dose)는 1~5×1013atoms/㎠이고 소스는 인(phosphorous)이다. 다음 N매몰층(3)을 에너지는 60~80KeV, 도우즈는 3~5×1010atoms/㎠이고, 소스는 비소(Arsenic)로 하여 형성시킨다. 또한 컬렉터 저항을 줄이기 위하여 P매몰층(4)을 에너지는 40~70KeV, 도우즈는 8×1014~3×1015atoms/㎠이고, 소스는 붕소(Boron)로 하여 형성시킨다. 그후 두께가 1.0~1.5㎛이고, 비저항이 0.3~0.5Ω·㎝인 n에피층(5)을 형성하여 사진식각공정으로 액티브영역 이외의 n에피층(5) 부분을 0.5~0.9㎛정도 식각하고 열산화 공정을 거쳐 상기 식각한 실리콘 영역상 n에피층(5)상에 산화막(6)을 두께가 8,000-10,000Å 정도가 되도록 형성한다.
제 2b 도에 도시한 바와 같이 실리콘기판(1)의 상부에 두께가 800-1000Å되는 얇은 산화막(7)을 성장시키고 n에피층에 붕소(Boron)로 이온주입하여 n에피층을 P층(8)(9)으로 전환시킨다. 이때 이온주입 에너지는 30~50KeV이고 이온 도우즈(dose)는 1~3×1013atoms/㎠이다.
제 2c 도에 도시한 바와 같이 상기 P층(8)(9)형 성후도포한 포토레지스터(10)의 소정영역에 창(11)을 형성하고 상기 이온주입방법과 동일하게 이온주입한다. 창(11)을 통하여 주입된 이온은 상기 P층(9)을 P이온주입층(12)으로 전환한다.
제 2d 도에 도시한 바와 같이 주입된 이온을 활성화하여 P층(13)을 P층(14)을 형성한다. 이때 P층(14)은 P매몰층(4)과 연결되게 된다. LPCVD 공정에 의하여 상기 산화막(7) 상부에 두께가 1,000-1,500Å 정도되는 질화막(15)을 형성하고 APCVD 공정에 의하여 상기 질화막(15) 상부에 5,000-8,000Å 두께의 산화막(16)을 형성시킨다. 사진식각공정으로는 상기 산화막(16)과 질화막(15) 및 산화막(7)의 소정영역을 순차적으로 제거한다.
제 2e 도에 도시한 바와 같이 식각하고 남은 산화막(16)과 질화막(15) 및 열산화막(7)을 마스크로 하여 상기 P층(13)을 0.8㎛ 정도 비등방성 식각을 하여 외인성(extrinsic) 베이스영역(17)을 형성한다.
제 2f 도에 도시한 바와 같이 반도체기판 상부에 300-600Å 정도의 산화막(18)을 성장시키고 상기 산화막(18)의 상부에 1000-1500Å 두께의 질화막(19)을 형성시킨다.
제 2g 도에 도시한 바와 같이 상기 질화막(19)을 비등방성식각하여 측벽에 질화막(20)만을 넘게 된다.
제 2h 도에 도시한 바와 같이 상기 산화막(18)의 소정영역을 통상의 사진식각법으로 식각한 후 질화막(20)을 마스크로 노출된 실리콘층을 산화하여 7000-9000Å 정도의 산화막(21)을 성장시킨다.
제 2i 도에 도시한 바와 같이 상기 측벽의 질화막(20)을 제거하고 외인성 베이스 측벽의 얇은 산화막(18)을 제거한다. 그후 LPCVD 공정으로 n다결정실리콘층(22)을 10,000-15,000Å 정도의 두께로 형성시킨다.
제 2j 도에 도시한 바와 같이 폴리싱(polishing) 공정으로 다결정실리콘층(22)을 평탄화시킨다.
제 2k 도에 도시한 바와 같이 포클(POCL3)을 확산소스로 하여 n다결정실리콘층(22)을 도핑시켜 PSG(Phosphosilicate Glass ; 23)막을 형성한 후 900~950℃에서 활성화시킨다.
제 2l 도에 도시한 바와 같이 PSG막(23)을 제거하고 산화막(16)의 소정영역을 제거한다. 그리고 다시 산화막(24)을 2500-4000Å두께로 형성하는 동안 n확산영역(25)을 활성화 한다.
제 2m 도에 도시한 바와 같이 APCVD 공정 4000-6000Å 정도의 산화막을 침적시키고 비등방성식각하여 측벽산화막(26)을 형성시킨다.
제 2n 도에 도시한 바와 같이 질화막(15)을 제거한 다음 사진식각공정에서 도포된 감광막(27)을 마스크로 인을 이온주입하여 n영역(29)을 형성한다.
이때 이온주입 에너지는 30~50KeV이고 이온 도우즈는 2×1013atoms/㎠~1×1014atoms/㎠이다.
제 2o 도에 도시한 바와 같이 감광막(27)을 제거하고 주입된 이온을 900℃에서 활성화하여 n진성(intrinsic) 베이스 영역(30)을 형성한다. 다결정실리콘층을 침적한 후 상기 다결정실리콘층에 에너지 80~120KeV, 이온 도우즈는 3×1015atoms/㎠로 붕소(Boron)를 이온주입하고 950℃~1000℃에서 활성화시켜 에미터영역(31)을 형성한다. 그 다음 사진식각 공정으로 에미터와 컬렉터의 P+다결정실리콘층(32)(33)을 형성한다.
제 2p 도에 도시한 바와 같이 APCVD 공정으로 산화막(34)을 형성하고 사진식각공정으로 콘택창을 형성한 후 콘택저항 줄이기 위하여 TiSi2실리사이드층(35)과 콘택시키고 통상의 배선공정을 거쳐 에미터 전극(36), 베이스전극(37), 컬렉터전극(38)을 형성시킨다.
이상과 같은 본 발명의 제조방법에 의하면 트랜지스터의 고속동작특성을 향상시키고, 칩 사이즈를 줄여 집적도를 증가시키며, 접합정전용량(Cjc), 저항(Rc), 표면누설 전류를 감소시켜 트랜지스터의 특성을 향상시키고 주파수(fr)가 증가되는 이점을 얻을 수 있다.

Claims (19)

  1. 고속용 트랜지스터의 제조방법에 있어서, 반도체기판(1)의 소정영역에 각각 n터브(2)와 N매몰층(3)과 P매몰층(4)을 순차적으로 형성하고 반도체기판전면에 n에피층(5)을 형성하는 제1공정과, 상기 n에피층(5)의 소정영역을 식가하고 상기 식각영역을 산화시키는 제2공정과, 반도체기판 전면을 산화하고 이온주입하는 제3공정과, 상기 n에피층(5)의 소정영역(9)에 이온주입하여 활성화시켜 P층(13)과 P층(14)을 형성하는, 제4공정과, 반도체기판 전면에 질화막(15)과 산화막(16)을 순차적으로 형성하고 절연막인 산화막(16)의 소정영역을 식각하고 실리콘층인 P층(13)을 식각하는제5공정과, 반도체기판 전면에 산화막(18)과 질화막(19)을 순차적으로 형성하고 상기 질화막(19)을 시각하는 제6공정과, 반도체기판 전면을 산화하는 제7공정과, 상기 질화막(19)을 식각하고 다결정실리콘층(22)을 형성하여 폴리싱(polishing)하는 제8공정과, 포클(POCL3)을 확산소스로 하여 다결정실리콘층(22)을 도핑시키고 활성화하는 제9공정과, PSG막(23)을 식각한 후 소정영역의 산화막(16)을 식각하여 제거하는 제10공정과, 반도체기판 전면에 산화막(24)을 형성하면서 소정의 확산영역(25)을 활성화하고 상기 소정영역을 식각하는 제11공정과, APCVD막을 형성하여 측벽산화막(26)을 형성하고 질화막(15)을 식각하는 제12공정과, 반도페기판 위에 감광막(27)을 도포하고, 소정영역에 창을 형성하여 이온주입한 후 감광막(27)을 제거하고 활성화하여 P영역(29)을 형성하는 제13공정과, 반도체기판 위에 다결정실리콘층을 형성하고 이온주입한 후 활성화하는 제14공정과, 상기 다결정실리콘층을 식각하는 제15공정과, 소정의 영역에 산화막(34)을 형성하여 접촉부를 형성하는 제16공정과, 전극을 형성하는 제17공정을 구비하여 상기 공정이 연속으로 이루어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  2. 제 1 항에 있어서, 반도체기판(1)은 P형 실리콘기판임을 특징으로 하는 고속용 트랜지스터 제조방법.
  3. 제 1 항에 있어서, n에피층(5)의 소정영역은 0.5~0.9㎛ 정도 식각됨을 특징으로 하는 고속용 트랜지스터 제조방법.
  4. 제 1 항에 있어서, n에피층(5)의 식각영역은 3,000~10,000Å 정도의 두께로 열산화되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  5. 제 1 항에 있어서, 상기 식각된 n에피층이 열산화막은 소자를 격리시키는 분리층으로 이용되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  6. 제 1 항에 있어서, n에피층(5)의 이온주입 불순물들이 P형 불순물임을 특징으로 하는 고속용 트랜지스터 제조방법.
  7. 제 6 항에 있어서, P형 불순물이 붕소(Born)임을 특징으로 하는 고속용 트랜지스터 제조방법.
  8. 제 6 항에 있어서, n에피층(5)은 이온주입되어 n형에서 P형으로 변하게 됨을 특징으로 하는 고속용 트랜지스터 제조방법.
  9. 제 1 항에 있어서, P층(13)을 질화막(15)과 산화막(16)(17)의 소정영역을 마스크로 하여 식각하고 산화막(18)과 질화막(19)을 순차적으로 형성하고 질화막(19)을 식각한 후 산화하고 다결정실리콘층(22)을 침적시켜 평탄화시키고 확산함으로서 외인성(extrinsic) 베이스영역이 도핑되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  10. 제 9 항에 있어서, P층(13)을 비등방성 식각하는 것을 특징으로 하는 고속용 트랜지스터 제조방법.
  11. 제 9 항에 있어서, 산화막(18) 또는 도핑되지 않는 다결정실리콘층인 질화막(19)은 비등방성 식각되어져 측벽에 남게 됨을 특징으로 하는 고속용 트랜지스터 제조방법.
  12. 제 9 항에 있어서, 다결정실리콘층(22)이 폴리싱(polishing) 공정으로 평탄화되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  13. 제 9 항에 있어서, 다결정실리콘층(22)이 포클(POCL3)을 확산소스로 또는 인(phosphorus) 이온주입에 의하여 확산되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  14. 제 9 항 또는 제 11 항중 어느 한 항에 있어서, 비등방성 식각되어 측벽에 남은 질화막(20)이 산화 마스크로 이용되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  15. 제 14 항에 있어서, 다결정실리콘층(22)이 절연막인 산화막(16)의 일부 두께까지 식각되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  16. 제 1 항에 있어서, 이온주입으로 n형의 진성베이스 영역을 형성함을 특징으로 하는 고속용 트랜지스터 제조방법.
  17. 제 1 항에 있어서, 이온주입불순물이 P형 불순물임을 특징으로 하는 고속용 트랜지스터 제조방법.
  18. 제 1 항에 있어서, 에미터전극(36)은 질화막(20)을 이용하여 측벽산화막(21)을 형성시키고 확산된 다결정실리콘층(22)을 확산소스로 하여 에미터영역이 형성되어지고 실리사이드층과 콘택되어짐을 특징으로 하는 고속용 트랜지스터 제조방법.
  19. 제 1 항 또는 제 18 항 중 어느 한 항에 있어서, 접촉부가 TiSi2실리사이드층(35)으로 콘택되어져 접촉저항을 감소시킴을 특징으로 하는 고속용 트랜지스터 제조방법.
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