KR950006480B1 - 바이폴라 트랜지스터 및 그의 제조방법 - Google Patents

바이폴라 트랜지스터 및 그의 제조방법 Download PDF

Info

Publication number
KR950006480B1
KR950006480B1 KR1019920005818A KR920005818A KR950006480B1 KR 950006480 B1 KR950006480 B1 KR 950006480B1 KR 1019920005818 A KR1019920005818 A KR 1019920005818A KR 920005818 A KR920005818 A KR 920005818A KR 950006480 B1 KR950006480 B1 KR 950006480B1
Authority
KR
South Korea
Prior art keywords
base
oxide film
layer
emitter
type
Prior art date
Application number
KR1019920005818A
Other languages
English (en)
Other versions
KR930022585A (ko
Inventor
장영수
박길서
Original Assignee
삼성전자주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 김광호 filed Critical 삼성전자주식회사
Priority to KR1019920005818A priority Critical patent/KR950006480B1/ko
Publication of KR930022585A publication Critical patent/KR930022585A/ko
Application granted granted Critical
Publication of KR950006480B1 publication Critical patent/KR950006480B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음.

Description

바이폴라 트랜지스터 및 그의 제조방법
제1도는 종래의 LGE구조를 갖는 바이폴라 트랜지스터의 단면도.
제2도는 종래의 자기정합적으로 이온주입한 링크 베이스를 갖는 바이폴라 트랜지스터의 단면도.
제3도는 이 발명의 실시예에 따른 바이폴라 트랜지스터의 단면도.
제4도는 제3도의 바이폴라 트랜지스터의 제조공정도이다.
이 발명은 바이폴라 트랜지스터에 관한 것으로, 특히 수평적으로 농도가 그레이딩(grading)되는 베이스 구조 및 전계효과 트랜지스터의 게이트구조를 취하는 보조 에미터전극 구조를 이중 자기정합적으로 형성하는 바이폴라 트랜지스터 및 그의 제조방법에 관한 것이다.
서브 마이크론급의 고집적화 반도체 기술의 개발동향에 따라 바이폴라 트랜지스터 역시 협면적에 필요한 구성요소를 모두 포함해야 하므로 구성요소간의 폭이 협소해진다. 이러한 폭의 협소화는 에미터, 베이스 접합간에 리버스 바이어스 인가시 고농도로 불순물 도핑된 에미터, 베이스 접합간에는 전계 집중에 의해 강한 전계가 형성되고, 이것은 또한 집합내의 일렉트론을 가속화시켜 핫 캐리어(hot carrier)효과에 의한 바이폴라 트랜지스터의 열화현상을 유발하였다.
이러한 열화현상의 문제해결에 효과적인 접근방식으로 LGE(Laterally graded emitter)구조라 호칭되는 저농도 에미터영역을 포함하는 바이폴라 트랜지스터가 개발되었다. 그 예로서 IEDM/1990년 P227∼P229의 논문에서 에미터 농도분포를 그레이딩시켜 수평적 전계의 세기를 감소시킬 수 있는 바이폴라 트랜지스터 구조를 제시하고 있다.
이는 산화막 아래 인접한 에미터와 베이스 접합영역에 저농도 에미터영역(n-)을 형성함에 의해 핫 캐리어 효과를 완화시켜 트랜지스터의 열화현상을 줄일 수 있는 트랜지스터구조를 가진다.
그러나 이는 얇게 형성되는 에미터영역의 불순물 농도유지를 위해서는 충분히 고려되어 있지 않다. 제1도에 도시한 종래의 예인 LGE 구조의 바이폴라 트랜지스터의 제조 수순으로부터 그 이유를 알 수 있다.
p형 반도체기판위에 n형 에피택셜층(10)을 성장시킨 후, 상기 에피택셜층(10)의 소정영역에 이온주입하여 p형 베이스영역(13)과 p+형 베이스영역(14)으로 이루어진 베이스를 형성한다. 그 다음 열산화층(12)을 형성하고, 이 산화막(12)위에 질화막(15)을 침적한다. 통상의 사진식각공정으로 상기 질화막(15) 및 산화층(12)을 개구하여 에미터영역을 정의하는 창을 형성하고 이를 통하여 1차 이온주입하여 n형 에미터영역(16)을 형성한다.
상기 이온주입 창의 측면에 산화막 스페이서(17)를 형성한 후, 산화막 스페이서(17)에 의하여 좁아진 창을 통하여 2차 고농도 이온주입하여 n+형 에미터영역(18)을 형성한다. 주입된 이온확산을 위한 통상의 열처리공정을 실시한다. 다음은 폴리실리콘 콘택을 통한 에미터전극(19)을 형성한다. 이 다음 진행되는 공정은 통상적인 바이폴라 트랜지스터 제조공정과 같다.
이와 같이 LGE구조를 갖는 상기 종래 기술은 n-에미터(16)를 위한 1차 이온주입후, 이 영역의 상부에 산화층 스페이서(17)를 형성하고 다시 n+에미터영역(18)을 형성하기 위해 2차 이온주입을 실시한다. 이러한 두차례에 걸친 이온주입 후 활성화를 위한 열처리공정을 실시하는 동안 주입된 이온이 기판쪽으로 확산되어 깊은 접합(Deep juction)을 형성하게 되는 문제점을 갖게 된다.
또한, 종래 기술은 산화막 스페이서(17)의 형성시 산화막과 실리콘의 식각비에 따라 실리콘이 오버 에칭되어 소자특성에 악영향을 미치며, 산화막 스페이서(17)와 에피택셜층(10)의 불순물 주입영역의 경계면에 트랩(trap)이 형성되어 전류이득 감소와 전류 구동력이 저하되는 문제점이 있다.
이러한 문제점과 관련하여 또 다른 종래의 예로서 제2도와 같이 자기정합적으로 이온주입을 실시하여 베이스가 수평적으로 농도구배를 갖도록 형성한 바이폴라 트랜지스터가 IEEE/1987년 P31∼P33의 논문에 제안되었다.
이 트랜지스터의구조 및 제조방법을 제2도를 참조하여 설명한다.
p형 반도체기판위에 형성된 n형 에피택셜층(20)과, 이 에피택셜층(20)위에 필드산화막을 형성하여 소자영역을 정의한 후 얇은 패드산화막 및 질화막을 형성한다. 상기 질화막을 이방성 드라이 에칭하며 에미터영역상에 질화막패턴을 형성한다. 이 질화막패턴이 에미터영역을 정의한다. 이 질화막패턴을 산화마스크로하여 산화막(26)을 기른다. 그 다음 폴리실리콘 스페이서를 형성하고, 이 폴리실리콘 스페이서는 익스트란직(extrinsic) 베이스(24) 형성을 위한 이온주입시의 마스크역할을 한다. 이 스페이서(27)를 마스크로 하여 p++익스트린직 베이스영역(24)를 형성한다. 그후 상기 스페이서를 제거하고 p+링크(link) 베이스(23)를 형성한다. 질화막패턴 및 얇은 산화막을 제거하고 인트린직(intrinsic) 베이스(22)를 형성한다. 폴리실리콘 콘택을 위해 에미터 n+폴리실리콘을 침적하고 열처리하여 상기 인트린직 베이스(22)상에 n+에미터(28) 및 에미터전극(25)을 형성한다. 도면부호 27은 산화막(26)의 노출시 마스크역할을 하는 스페이서이고, 29는 에미터전극의 저항을 낮추기 위해 형성되는 저저항성 메탈층이고, 30은 후속공정의 베이스전극을 위한 전극 재료층이다.
그런데 상기 종래의 기술은 익스트린직 베이스영역을 먼저 형성하기 위해 에미터영역을 질화막으로 마스킹을 하고 동시에 산화막 스페이서를 사용했다. 그리고나서 산화막 스페이서를 제거하고 링크 베이스를 위한 이온주입을 한 후, 다시 에미터영역의 질화막과 얇은 산화막을 제거하고 그 다음 에미터 형성을 위해 n+폴리실리콘을 증착하고 사진식각공정을 다시하여 에미터를 형성하였다. 그러므로 사진식각공정시 미스얼라인이 발생하고 또한 과도한 식각에 의한 기판손상은 소자의 신뢰성을 저하시키는 문제점이 있다.
이 발명은 상기한 기술적 배경하에서 창안된 것으로서, 소자형성을 위해 진행한 막질을 제거하지 않고 그대로 사용함으로써 서브 마이크론급 소자제조에 적합한 자기정합에 의한 바이폴라 트랜지스터 및 그의 제조방법을 제공하는데 있다.
이 발명의 다른 목적은 에미터 폴리실리콘과 실리콘 계면에 얇은 산화막이 전계효과 트랜지스터의 게이트 구조를 형성하여 핫 캐리어 효과를 줄일 수 있는 바이폴라 트랜지스터의 제조방법을 제공함에 있다.
이 발명의 또 다른 목적은 베이스와 에미터를 이중 자기정합적으로 동시에 형성하여 미스 얼라인 없는 바이폴라 트랜지스터 및 그의 제조방법을 제공하는데 있다.
이 발명의 또 다른 목적은 에미터영역의 전극확장으로 에미터 저항을 낮출 수 있는 바이폴라 트랜지스터의 제조방법을 제공함에 있다.
이와 같은 목적을 달성하기 위한 이 발명은 고농도 매몰층이 형성된 제1도전형의 반도체기판과, 상기 반도체기판위에 형성된 제2도전형의 에피택셜층과, 상기 에피택셜층내에 수평으로 농도구배를 갖는 제1, 제2, 제3베이스를 구비한 베이스영역과,상기 베이스영역내에 형성된 제2도전형의 에미터와, 상기 에미터와 통하고 내부에 사이드 폴리실리콘막을 갖게 접촉창을 갖는 산화막과, 상기 산화막과 사이드 폴리실리콘 밑에 형성된 얇은 산화막과, 상기 접촉창을 통하여 상기 에미터위에 형성된 에미터전극과, 상기베이스에 접촉된 베이스전극과, 통상의 컬렉터전극으로 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터를 제공한다.
서브 마이크론급 바이폴라소자의 에미터 베이스 접합간의 특성 열화방지를 위해 이 발명에서는 별도의 저농도 불순물 영역없이, 상기 에미터전극 폴리실리콘층과 일체로 형성된 사이드 폴리실리콘층이 아래의 얇은 산화막과 전계효과 트랜지스터구조를 형성하고 있다. 이러한 구조는 에미터전극에 가해지는 리버스 바이어스가 전계효과를 일으켜 n-채널을 형성하게 됨으로써 이것은 종래의 저농도 에미터영역을 대신하는 효과를 지닌다.
또한, 상기 에미터영역이 작아질수록 에미터 저항(RE)값이 커짐에 따라 전압이득(AV) 또는 스피드가 떨어지는 문제점을 개선하기 위해 상기의 사이드 폴리실리콘이 에미터전극 폴리실리콘과 일체 형성되어 에미터저항을 감소시킬 수 있다.
이 발명의 목적을 달성과 관련하여 이 발명은 제1도전형의 반도체기판위에 제2도전형의 에피택셜층을 형성하는 공정, 상기 에피택셜층위에 제1산화층을 형성하고 전면으로 제1도전형의 불순물을 주입하여 제1베이스를 형성하는 공정과, 상기 제1산화막위에 에미터가 형성될 영역을 정의하는 제1폴리실리콘, 제2산화막 및 질화막의 3층구조 패턴을 형성하는 공정과, 상기 3층구조 패턴을 마스크로 이온주입하여 제2베이스를 형성하는 공정, 상기 3층구조 패턴의 양측면에 산화막 스페이서를 형성하고 상기 산화막 스페이서 양쪽의 상기 제1산화막을 에칭하여 상기 제2베이스의 표면이 노출되게 하는 공정, 지금까지의 구조 전면에 제1도전형으로 도핑된 폴리실리콘 및 제3산화막을 침적하고 에치백하여 상기 3층구조 패턴의 질화막이 노출되게 평탄화함과 동시에 노출된 제2베이스 표면아래로 제3베이스 및 이와 접촉되는 베이스전극을 형성하는 공정과, 지금까지의 구조에서 열산화공정을 실시하여 버즈비크구조를 갖는 제4산화막을 형성하는 공정, 상기 제4산화막내의 상기 3층구조 패턴 및 하부의 제1산화막을 드라이 에칭하여 상기 3층구조 패턴의 폴리실리콘막의 일부를 남게 사이드 폴리실리콘막 에칭 및 상기 제1베이스 표면이 드러나는 접촉창을 형성하는 공정, 상기 접촉창내에 제2도전형으로 도핑된 폴리실리콘을 재충전하고 열처리하여 에미터 및 에미터전극을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법을 제공한다.
이 발명의 특징적 제조방법은 베이스형성을 위한 자기정합수단이었던 상기 3층구조 패턴 및 산화막 스페이서는 열산화공정에 의해 에미터영역 형성시 에미터영역의 자기정합수단으로서의 버즈비크구조를 갖는 산화막을 제공하게 된다.
이 발명은 제조공정상 열화방지와 관련하여 종래에 제시되었던 그레이딩 농도구배를 갖는 에미터영역을 위하여 2차례의 불순물 주입공정을 하지 않고 단지 한번의 고농도 에미터영역을 위한 불순물 주입을 실시하게 되어 깊은 접합(Deep junction)을 형성하게 되는 문제점을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.
제3도는 이 발명의 실시예에 따른 npn 바이폴라 트랜지스터의 단면도를 나타낸 것이다.
제3도에는 컬렉터의 직렬저항을 최소화하기 위한 통상의 매몰층(buried layer), 소자간을 전기적으로 분리하기 위한 필드산화막은 도시되어 있지 않다. 상기 필드산화막에 의해 구획되는 에미터, 베이스영역과 컬렉터영역층 에미터, 베이스영역만을 도시하였다.
n+형 고농도 매몰층이 형성된 p형 실리콘기판위에 n형 에피택셜층(30)이 형성되어 있고, 에피택셜층(30)내에 수평으로 농도구배를 갖는 베이스영역(32-34)이 형성되어 있다. 이 베이스영역(32-34)은 제3베이스(34), 즉 고농도(p++형) 익스트린직 베이스와, 이 제3베이스(34) 사이에 형성된 저농도(p형)의 제1베이스(32), 즉 인터린직 베이스와, 상기 제1 및 제3베이스(32), (34) 사이에 형성된 상기 제1 및 제3베이스(32), (34)의 중간정도의 불순물 농도를 갖는 제2베이스(33), 즉 중농도(p+형 ) 링크 베이스를 구비한다. 상기 제1베이스(32)내에는 n+형 에미터(43)가 형성되어 있다.
에미터(43)과 통하도록 접촉창을 갖는 산화막, 즉, 버즈비크구조의 입구를 갖는 산화막(41)이 하부에 얇은 산화막(31)을 매개하여 상기 베이스영역(32-34)위에 형성되어 있다.
상기 버즈비크구조의 산화막(41)이 이루는 접촉창을 통하여 n+형 에미터(43)위에는 이 에미터(43)의 형성시 불순물 확산원으로 이용된 폴리실리콘층인 에미터전극(42)이 형성되어 있다.
그리고, 상기 접촉창을 갖는 산화막(41)은 에미터전극 폴리실리콘(42)과 접촉되는 사이드 폴리실리콘(35)이 역시 상기 얇은 산화막(31a)을 매개로 베이스영역(32-34)위에 형성되어 있다.
이러한 구조는 보조 에미터구조로서 종래 기술의 LGE구조의 효과를 나타낸다. 즉, 사이드 폴리실리콘층(35), 얇은 산화막(31a), 베이스영역(32-34)이 차례로 접촉되어 있어 마치 전계효과 트랜지터의 게이트 구조를 취하고 있다.
이 구조는 별도의 농도구배를 갖는 에미터영역을 위한 불순물 도핑없이 에미터소자에 가해지는 포지티브 바이어스가 전계효과를 일으켜 n-채널을 형성하게 됨으로서 n-층을 형성한 것과 동일한 효과를 나타내게 된다.
이러한 전계효과를 이용한 보조 에미터구조의 바람직한 형성을 위해 상기 얇은 산화막(31)은 그 두께가 150∼250Å정도가 바람직하다.
통상 MOSFET는 nMOS일 경우 포지티브 바이어스를 가하여 트랜지스터를 턴온시키는데, 보통 게이트 산화막이 200∼250Å정도이면 드레쉬홀드 전압이 0.6∼0.8V가 된다. 그러므로 베이스와 에미터간 리버스 바이어스가 0.6∼0.8V 이상되면 MOSFET의 게이트 산화막과 동일한 기능의 얇은 산화막(31) 밑에 n-채널이 형성되어 이것으로 열화현상을 개선할 수 있다.
이상의 구조를 갖는 이 실시예의 npn 트랜지스터는 제4도의 공정도를 참조하여 이하에 설명되는 제조방법에서 더욱 명확히 이해된다.
제4도는 이 발명의 실시예에 따른 npn 트랜지스터의 제조공정도를 나타낸 것이다.
출발물질은 비저항이 10∼30Ω.m이고, 결정방향이 (111) 또는 (100)인 p형의 연마된 실리콘기판을 사용한다.
제4도에는 통상의 컬렉터의 직렬저항을 최소화하기 위한 매몰층(buried layer), 소자간을 전기적으로 분리하기 위한 산화막 절연분리영역은 도시되어 있지 않다.
처음 과정으로 p형 실리콘기판위에 도시되지 않은 매몰층을 형성한 다음, 제4a도와 같이 n형 에피택셜층(30)을 성장시킨다. 이 에피택셜층(30)은 비저항이 0.3∼0.5Ω.m, 두께가 0.8㎛되게 형성한다.
그 다음, 열산화공정으로 에피택셜층(30)위에 400∼500Å 두께의 제1산화막(31)을 형성하고, 제1베이스영역, 즉 p형 인터린직 베이스영역을 형성하기 위한 이온주입공정을 실시한다. 이때, 이온주입은 15∼30KeV의 에너지로 2×1013∼6×1013inos/㎠의 보론(B) 이온을 주입한다.
계속해서, 상기 열산화로 형성된 얇은 제1산화막(31)위에 저압 화학기상증착법(LPCVD)법으로 폴리실리콘막(35), 버퍼산화막(36) 및 질화막(37)을 차례로 침적시킨다. 침적된 층들을 통상의 사진공정으로 패턴닝하여 에미터영역을 정의하는 폴리실리콘/산화막/질화막의 3층구조의 패턴을 형성한다.
상기 3층구조의 패턴을 이온주입 마스크로 하여 제2베이스영역(33), 즉 P+형 링크 베이스영역을 형성하기 위한 이온주입공정을 실시한다. 이때, 이온주입은 15∼30KeV의 에너지로 7×1013∼2×1014이온/㎤ 보론(B) 이온을 주입한다.
다음 공정은 제4c도와 같이 상기 3층구조의 패턴위에 플라즈마 증착법(APCVD)으로 제2산화막을 2000∼4000Å의 두께로 형성하고, 이방성 드라이 에칭 예를 들어 반응성 이온 에칭(RIE)으로 상기 증착한 제2산화막을 식각하여 3층구조 패턴의 측벽에 산화막 스페이서(38)를 형성한다. 이때, 산화막 스페이서(38)는 그 폭을 0.2∼0.3㎛으로 형성한다.
제4d도는 제3베이스영역(34), 즉 p++형 익스트린직 베이스영역을 형성하는 공정을 나타낸다. 즉, 상기 3층구조의 패턴 및 산화막 스페이서(38)를 마스크로 제1산화막(31)을 제거하여 베이스영역(33) 표면이 드러나게 한다.
그리고 기판 전면에 걸쳐 200∼400Å정도의 두께로 p형 불순물 예를 들어 보론(B) 이온이 고농도로 도핑된 제2폴리실리콘막(39)을 증착시키고, 그 위에 제3산화막(40)을 형성한다. 이때, 제3산화막(40) 형성을 위한 열산화공정에서 제2폴리실리콘막(39)내에 도핑된 보론이온이 기판의 에피택셜층(30)내로 확산되어 제3베이스영역(32)이 형성된다. 상기 3층구조 패턴은 확산시 마스크역할을 한다.
제4e도는 상기 형성된 제2폴리실리콘막(39)을 에치백(etch back)하여 표면을 평탄화하는 공정으로서, 통상의 평탄화 에치공정을 수행하여 기판 전면에 결쳐 침적된 제2폴리실리콘막(39) 및 제3산화막(40)을 에치백하면, 상기 3층구조 패턴상의 제3산화막 및 제2폴리실리콘막(39)이 에칭되어 상기 3층구조 패턴과 같은 높이로 평탄화된다. 이때, 에칭후 상기 3층구조 패턴의 양쪽으로 남은 제2폴리실리콘막(39)위에는 제3산화막(40)이 남게 된다.
그리고나서 제4f도와 같이 표면에 재차 산화막을 형성하기 위한 통상의 열산화공정을 실시한다. 열산화공정의 결과로써 노출된 상기 제2폴리실리콘(39)이 산화되어 3층구조 패턴의 산화막(36), 산화막 스페이서(38) 및 제2폴리실리콘막(39)상의 제3산화막(40)이 일체로 다소 두꺼운 제4산화막(41)을 형성한다. 특히 산화막 스페이서(38)와 함께 버즈비크(bird's beak) 구조를 갖게 된다.
제4g도에 나타낸 바와 같이 인산용액을 사용하여 질화막(37)을 제거하고, 통상의 불산용액으로 상기 질화막(37)의 하부에 형성되어 있던 패드산화막(36)도 제거한다. 계속해서 반응성 이온 에칭으로 버즈비크 구조의 산화막을 에칭 마스크로 하여 에미터영역을 형성하기 위해 제1폴리실리콘(35)를 이방성 에칭하여 에미터 접촉창을 형성한다. 이때, 제4산화막(41)의 버즈비크 하부에 에칭되지 않은 사이드 폴리실리콘막(35a)이 남아있음은 주지의 사실이다.
그 다음, 제4g도와 같이 상기 접촉창내로 n+도핑된 폴리실리콘막(42)을 재충전하고 열확산하여 고농도 n+에미터(43)과 에미터전극(42)을 동시에 형성하며, 제4h도와 같다.
이후 진행되는 공정을 통상의 npn 바이폴라 트랜지스터의 제조방법과 같다.
이 실시예에서 보듯이 제1베이스영역(32), 즉 인터린직 베이스를 위한 p형 불순물을 먼저 이온주입하고 에미터(43)을 고농도로 도핑된 폴리실리콘막으로 형성해 줌으로써 종래 기술처럼 질화막으로 에미터영역을 확보해 둘 필요가 없게 된다.
또한, 제3베이스영역(33), 즉 익스트린직 베이스를 나중에 형성하기 위해 산화막 스페이서(38)를 확산 마스크로 사용하여 자기정합적으로 처음에 형성한 제1폴리실리콘막(35)을 그대로 보조 에미터전극(35)으로 사용할 수 있다. 이는 이미 언급했지만 하부의 산화막(21)과 함께 전계효과로 종래의 n-에미터 역할을 한다.
표면 평탄화 공정을 한 후 제3산화막(40)을 재성장시키면 기존의 산화막 스페이서(38)와 함께 새부리구조를 갖는 실효 에미터영역을 확보할 수 있으며 이것을 에미터 접촉창 형성의 에칭 마스크로 하여 반응성 이온 에칭으로 3층구조 패턴의 제1폴리실리콘막(34)을 제거한다. 이때, 제거되고 남은 제1폴리실리콘막(35a)이 있는데, 이것은 에미터전극 형성을 위해 재충전되는 n형 폴리실리콘막(42)과 함께 일체로 형성된다. 이와같은 구조는 에미터 저항의 감소를 가져온다. 뿐만 아니라 버즈비크 아래의 실리콘 계면에 남아 있는 하부의 제1산화막(31)과 함께 전계효과 트랜지스터의 게이트구조를 형성하여 에미터-베이스간의 역바이어스가 인가되었을때 n-층의 인버젼층이 형성되어 핫 캐리어 효과를 줄일 수 있다.
이와 같이 이 발명은 수평적으로 농도가 그레이딩(grading)되는 베이스구조 및 전계효과 트랜지스터의 게이트 구조를 갖는 보조 에미터전극 구조를 형성하여 열화방지 및 이중 자기정합에 의한 미스 얼라인 없는 신뢰성있는 바이폴라 트랜지스터를 제공한다.

Claims (17)

  1. 고농도 매몰층이 형성된 제1도전형의 반도체기판과, 상기 반도체기판위에 형성된 제2도전형의 에피택셜층과, 상기 에피택셜층내에 수평으로 농도구배를 갖는 제1, 제2, 제3베이스를 구비한 베이스영역과, 상기 베이스영역내에 형성된 제2도전형의 에미터와, 상기 에미터와 통하고 내부에 사이드 폴리실리콘막을 갖게 접촉창을 가지며 상기 접촉창의 입구는 버즈비크(bird's beak) 구조로 형성되어 있는 산화막과, 상기 산화막과 사이드 폴리실리콘 밑에 형성된 얇은 산화막과, 상기 접촉창을 통하여 상기 에미터위에 형성된 에미터전극과, 상기 베이스에 접촉된 베이스전극과, 통상의 컬렉터전극으로 이루어지는 것을 특징으로 하는 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 제1도전형은 p형이고 상기 제2도전형은 n형인 것을 특징으로 하는 바이폴라 트랜지스터.
  3. 제1항에 있어서, 상기 베이스영역은 고농도(p++형) 제3베이스와, 상기 제3베이스 사이에 형성된 저농도(p형)의 제1베이스와, 상기 제1 및 제3베이스 사이에 형성된 상기 제1 및 제3베이스의 중간정도의 불순물 농도를 갖는 제2베이스 중농도(p+형) 제2베이스를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터.
  4. 제1항에 있어서, 상기 사이드 폴리실리콘막과 상기 얇은 산화막은 전계효과 트랜지스터의 게이트구조를 갖는 것을 특징으로 하는 바이폴라 트랜지스터.
  5. 제1항 또는 제5항에 있어서, 상기 얇은 산화막의 두께가 150∼250Å인 것을 특징으로 하는 바이폴라 트랜지스터.
  6. 제1도전형의 반도체기판위에 제2도전형의 에피택셜층을 형성하는 공정, 상기 에피택셜층위에 제1산화층을 형성하고 전면으로 제1도전형의 불순물을 주입하여 제1베이스를 형성하는 공정과, 상기 제1산화막위에 에미터가 형성될 영역을 정의하는 제1폴리실리콘, 산화막 및 질화막의 3층구조 패턴을 형성하는 공정과, 상기 3층구조 패턴을 마스크로 이온주입하여 제2베이스를 형성하는 공정, 상기 3층구조 패턴의 양측면에 산화막 스페이서를 형성하고 상기 산화막 스페이서 양쪽의 상기 제1산화막을 에칭하여 상기 제2베이스의 표면이 노출되게 하는 공정, 지금까지의 구조 전면에 제1도전형으로 도핑된 폴리실리콘 및 제2산화막을 침적하고 에치백하여 상기 3층구조 패턴의 질화막이 노출되게 평탄화함과 동시에 노출된 제2베이스 표면아래로 제3베이스 및 이와 접촉되는 베이스전극을 형성하는 공정과, 지금까지의 구조에서는 열산화공정을 실시하여 버즈비크구조를 갖는 제3산화막을 형성하는 공정, 상기 제3산화막내의 상기 3층구조 패턴 및 하부의 제1산화막을 드라이 에칭하여 상기 3층구조 패턴의 폴리실리콘막의 일부를 남게 사이드 폴리실리콘막 형성 및 상기 제1베이스 표면이 드러나는 접촉창을 형성하는 공정, 상기 접촉창내에 제2도전형으로 도핑된 폴리실리콘을 재충전하고 열처리하여 에미터 및 에미터전극을 형성하는 공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형으로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제1산화막을 150∼250Å의 두께로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 제1베이스 형성을 위한 이온주입은 15∼30KeV의 에노지로 2×1013∼6×1013ions/㎠의 보론(B) 이온을 주입하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 제2베이스 형성을 위한 이온주입은 15∼30KeV의 에너지로 7×1013∼2×1014ions/㎠의 보론(B) 이온을 주입하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  11. 제6항에 있어서, 상기 산화막 스페이서는 CVD SiO2를 침적하고 반응성 이온 에칭으로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  12. 제6항 또는 제7항에 있어서, 상기 산화막 스페이서는 그 폭을 0.2∼0.3㎛로 형성하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  13. 제6항에 있어서, 상기 제3베이스 형성은 상기 제2산화막 형성을 위한 열산화공정에서 상기 제1도전형으로 도핑된 폴리실리콘층을 확산 소스로 이용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  14. 제6항에 있어서, 상기 버즈비크(bird's beak) 구조의 제3산화막은 제3산화막내의 상기 3층구조 패턴 및 하부의 제1산화막의 드라이 에칭시의 에칭 마스크로 이용되는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  15. 제6항 또는 제14항에 있어서, 상기 제3산화막내의 상기 3층구조 패턴 및 하부의 제1산화막을 드라이 에칭은 반응성 이온 에칭임을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  16. 제6항에 있어서, 상기 사이드 폴리실리콘막과 상기 제1산화막은 전계효과 트랜지스터의 게이트구조를 갖는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  17. 제6항에 있어서, 상기 제2도전형으로 도핑된 폴리실리콘막을 에미터 확산 소스로 이용하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
KR1019920005818A 1992-04-08 1992-04-08 바이폴라 트랜지스터 및 그의 제조방법 KR950006480B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920005818A KR950006480B1 (ko) 1992-04-08 1992-04-08 바이폴라 트랜지스터 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920005818A KR950006480B1 (ko) 1992-04-08 1992-04-08 바이폴라 트랜지스터 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR930022585A KR930022585A (ko) 1993-11-24
KR950006480B1 true KR950006480B1 (ko) 1995-06-15

Family

ID=19331513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920005818A KR950006480B1 (ko) 1992-04-08 1992-04-08 바이폴라 트랜지스터 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR950006480B1 (ko)

Also Published As

Publication number Publication date
KR930022585A (ko) 1993-11-24

Similar Documents

Publication Publication Date Title
US6955972B2 (en) Methods of fabricating integrated circuit devices having trench isolation structures
US5340759A (en) Method of making a vertical gate transistor with low temperature epitaxial channel
JP3510924B2 (ja) Ｍｏｓトランジスタの製造方法
JP2929419B2 (ja) 半導体素子の製造方法
US4845051A (en) Buried gate JFET
EP0369336A2 (en) Process for fabricating bipolar and CMOS transistors on a common substrate
US4473941A (en) Method of fabricating zener diodes
KR19990074593A (ko) 바이폴라 트랜지스터의 제조 방법 및 그 구조
EP0500233A2 (en) Bipolar transistor structure & BICMOS IC fabrication process
US4969026A (en) Mesa bipolar transistor with edge contacts
US4979010A (en) VLSI self-aligned bipolar transistor
US5242849A (en) Method for the fabrication of MOS devices
EP0147249A1 (en) Method of manufacturing transistor structures having junctions bound by insulating layers, and resulting structures
JP2997377B2 (ja) 半導体装置及びその製造方法
US6204185B1 (en) Method for forming self-align stop layer for borderless contact process
US5141884A (en) Isolation method of semiconductor device
KR950006480B1 (ko) 바이폴라 트랜지스터 및 그의 제조방법
US6331727B1 (en) Semiconductor device and method of fabricating the same
KR100311103B1 (ko) 반도체장치의제조방법
KR100385655B1 (ko) 바이폴라트랜지스터및그제조방법
KR930010118B1 (ko) 반도체 장치의 제조방법
JP3247106B2 (ja) 集積回路の製法と集積回路構造
KR100194691B1 (ko) 반도체 장치 및 그 제조 방법
KR940005726B1 (ko) BiCMOS 소자의 NPN 트랜지스터 및 그 제조방법
KR100250098B1 (ko) 아이솔레이션영역 및 그형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110523

Year of fee payment: 17

EXPY Expiration of term