KR930006733B1 - 고속용 트랜지스터의 제조방법 - Google Patents

Abstract

내용 없음.

Description

고속용 트랜지스터의 제조방법

제1도는 종래 NPN트랜지스터의 수직단면도,

제2a-j도는 본 발명 NPN트랜지스터의 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 매몰층

3 : 에피층

4,7,12,15,15a,19,22,23 : 산화막

5,5a,18,18a,21 : 질화막 6 : 홈

8 : 채널스토퍼(channel stopper)

9,10,11,20,20a,27,28 : 다결정 실리콘층

13,25,26 : 창 14 : 단결정 실리콘층

17 : 이온주입층 24 : 산화막 스페이서(spacer)

B,29 : 베이스 C,16 : 콜렉터

E,28 : 에미터

본 발명은 고속용 트랜지스터의 제조방법에 관한 것으로, 특히 베이스 전극을 산화막의 상부에 형성시켜 베이스의 접합 정전용량을 줄이고 에미터와 베이스를 자기정합시켜 집적도를 증가하게 하는 고속용 트랙지스터의 제조방법.

일반적으로 바이폴라(bipolar) 트랜지스터의 제조기술은 트랜지스터의 고속화와 고집적도를 추구하는 방향으로 발전되고 있는 추세이다.

종래의 NPN트랜지스터는 제1도에 도시한 바와 같이 통상의 사진 식각 공정에 의하여 에미터(E)와 베이스(B)를 형성하게 되므로 에미터(E)와 베이스(B)사이의 간격을 최소화시킬 수 없게 되어 상기 트랜지스터의 동작 특성이 비교적 양호하지 못하게 된다.

또한 F.Mieno가 1987년 IEDM에 발표한 "Novel Selective Poly-AND Epitaxial-Silicon Growth(SPEG) Technology For VLSI Processing"을 실시하여 단결정 실리콘층과 다결정 실리콘층을 동시에 성장시킬때 절연막(Sioz)의 상부에 직접 형성되는 다결정 실리콘층의 막질은 매우 나쁘게 되어 신뢰성에 큰 문제가 생기게 된다.

본 발명은 상기한 문제점을 해결하기 위하여 SOG(Silicon-On-Glass)를 선택적으로 형성하여 베이스 전극을 자기정합(self-align)시키고 비등방성 식각공정을 통하여 자기정합된 에미터창을 형성하여 트랜지스터의 고집적화와 고속화하는데 그 목적이 있다.

본 발명은 상기한 목적은 달성하기 위하여 P형 실리콘기관의 상부에 제1이온주입하여 n형 매몰형을 형성하고 상기 매몰층의 상부에 n형 에피층을 성장시킨 후 상기 에피층의 상부에 형성된 질화막과 제1산화막을 식각하고 실리콘영역의 소정영역을 식각하여 홈을 형성하는 공정과, 상기 식각된 실리콘영역의 제2산화막을 형성시킨 후 제2이온주입하여 기판의 반전(invershion)을 방지하는 채널 스토퍼(channel stopper)를 형성하고 제1다결정 실리콘층을 침적하는 공정과, 상기 제1다결정 실리콘층을 폴리싱(poilshing)하고 오바에칭하여 상기 홈에만 제1다결정 실리콘층을 형성하는 공정과, 침적된 제2다결정 실리콘층과 제3산화막의 소정영역을 순차적으로 제거하여 액티브영역을 위한 창응 형성하는 공정과, 단결정 실리콘층과 제3다결정 실리콘층을 동시에 침적시키는 SPEG(Selective Poly Silicon snd Epitaxial Silicon Growth) 공정과, 제4산화막을 형성하고 통상의 사진공정을 이용하여 n형 불순물을 제3이온주입한 후 통상의 열처리공정을 실시하여 콜렉터 영역을 형성하는 공정과, 제3다결정 실리콘층을 제4이온주입하여 이온주입층응 형성하는 공정과, 질화막을 침적시킨 후 SOG(silicon-On-Glass) 공정에 의하여 형성된 제5산화막을 형성하는 공정과, 상기 제5산화막의 소정영역을 마스크로하여 상기 질화막과 제4산화막을 식각하는 공정과, 상기 제5산화막의 마스크로 제3다결정 실리콘을 제5이온주입하여 베이스 전극을 자기정합하는 공정과, 상기 마스크의 제5산화막을 제거한 후 질화막을 침적하고 상기 질화막의 소정영역을 제거하여 노출된 다결정 실리콘층을 산화하는 공정과, 소정영역이 제거된 상기 질화막을 제거한 후 형성된 산화막을 식각하여 스페이서를 형성하는 공정과, 상기 스페이서를 마스크로 질화막과 산화막을 순차적으로 제거하는 공정과, 침적한 제4다결정 실리콘층을 제6이온주입한 후 사진식각공정에 의하여 상기 다결정 실리콘층의 소정영역을 형성하고 열처리하여 에미터와 베이스를 형성하는 공정과 산화막을 침적한 후 통상의 공정을 실시하여 전극을 형성하는 공정을 구비하여 이루어짐을 특징으로 한다.

이하, 본 발명을 첨부도면을 참조하여 상세히 설명한다.

제2a-j도는 본 발명 NPN트랜지스터의 제조공정을 도시한 수직단면도이다.

제2a도에 도시한 바와 같이 P형 실리콘기판(1)의 전면에 n형불순물을 이온주입하고 이온주입된 상기 n형 불순물을 열처리하여 n형 매몰층(2)을 형성한 후 상기 n형 매몰층(2)의 상부에 에피층(3)을 성장시킨다. 열산화법에 의하여 상기 에피층(3)의 상부에 산화막(4)을 성장시킨 후 화학증착법(GVD)에 의하여 상기 산화막(4)의 상부에 질화막(5)을 침적시킨다.

제2a도에 도시한 바와 같이 통상의 트렌치(trench)공정에 의하여 질화막(5), 산화막(4), 에피층(3), 매몰층(2)과 실리콘기판(1)의 소정영역을 순차적으로 식각하여 홈(6)을 형성한다. 상기 식각된 홈(6)에 의하여 노출된 에피층(3), 매몰층(2)과 기판(1)을 열산화시켜 산화막을(7)을 형성한다. P형 불순물인 붕소를 이온주입하여 상기 홈(6) 하부 기판(1)이 반전(inversion)되는 것을 방지하는 채널 스토퍼(channel stopper : 8)을 형성한다. 다결정 실리콘층(9)을 침적시켜 상기 홈(6)을 채우게 하고 또한 상기홈 이외의 질화막(5)의 상부에 형성시킨다.

제2b도에 도시한 바와 같이 상기 침적된 실리콘층(9)을 풀리싱(polishing)하여 상기 질화막(5)의 상부에 침적된 다결정 실리콘층의 두께까지 제거하여 질화막(5)을 노출시킨 후 질화막(5)과 산화막(4)에 의하여 둘러싸여진 홈(6)의 영역에 형성된 다결정 실리콘층을 오버에칭(over etching)하여 다결정 실리콘층(10)을 에피층(3), 매몰층(2)과 기판(1)에 의하여 둘러싸여진 홈(6)에만 형성된다. 통상의 습식식각 공정에 의하여 상기 침적된 질화막(5)과 산화막(4)을 순차적으로 제거한다. 화학증착법에 의하여 산화막과 다결정 실리콘층을 순차적으로 침적시킨 후 통상의 사진식각법에 의하여 침적된 다결정 실리콘층과 산화막의 소정영역을 순차적으로 제거하여 다결정 실리콘층(11), 산화막(12)과 엑티보 영역을 위한 창(13)을 형성한다.

제2c도에 도시한 바와 같이 통상적인 SPEG(Selective Polysilicon And Epitayial Silicon Growth)공정에 의하여 상기 침적된 다결정 실리콘층(11)을 시드(seed)로 다결정 실리콘층(13)을 성장시켜 베이스의 전극 및 다결정 실리콘층을 형성하고 동시에 액티브영역(13)의 상부에 단결정 실리콘층(14)을 성장시켜 트랜지스터의 베이스영역을 형성한다.

제2d도에 도시한 바와 같이 열산화법에 의하여 산화막(15)을 500-1000Å정도의 두께로 성장시킨 후 통상의 사진공정에 의하여 상기 산화막(15)의 상부에 감광막을 도포하고 상기 감광막의 소정영역을 제거하여 창을 형성한다. n형 불순물인 인(phosphorous)을 고농도로 이온주입하고 상기 도포된 감광막을 제거한 후 통상의 고온 열처리를 상기 창을 통하여 이온주입된 인 이온을 확산시켜 NPN트랜지스터의 콜렉터(16)를 형성한다.

NPN트랜지스터의 베이스를 형성하기 위하여 P형 불순물인 붕소(Boron)를 저농도로 전면이 전면이온주입하여 다결정 실리콘층(13)에 도핑(doping)된 이온주입층(17)을 형성한다.

이때 고농도로 도핑된 콜렉터(16)는 저농도로 이온주입된 붕소에 대하여 도핑효과가 거의 없게 된다.

통상의 화학증착법에 의하여 상기 산화막(15)의 상부에 질화막(18)을 침적시킨다.

제2e도에 도시한 바와 같이 통상의 SOG(Silicon On Glass) 공정에 의하여 소스(source)를 상기 질화막(18)의 전면에 도포한 후 상기 SOG를 단단하게 하는 큐어링(curing)공정을 통하여 산환막을 형성한다.

통상의 에치 백(etch back) 공정을 통하여 질화막(18)이 노출될때까지 상기 산화막을 제거하여 요철부위에 산화막(19)을 형성한다.

상기 산화막(19)을 마스크로 하여 다결정 실리콘층의 상부에 형성된 질화막(18)을 제거하여 질화막(18a)를 형성한 후 통상의 습식식각 공정에 의하여 다결정 실리콘층의 상부에 형성된 산화막(15)의 두께까지 제거함으로써 산화막(19)은 산화막(15)의 두께만큼 제거된 산화막(19)의 하부에 산화막(15a)을 형성한다. 상기 산화막(19)을 마스크로 하여 p형 불순물인 붕소를 고농도로 이온주입함으로써 고농도의 다결정 실리콘층(20)을 형성하여 베이스 전극을 자기정합 시킨다.

제2f도에 도시한 바와 같이 질화막(18a) 상부에 형성된 산화막(19)을 습식식각하여 제거하고 통상의 화학증착법에 의하여 질화막을 침적시킨다. 통상의 사진식각 공정에 의하여 상기 질화막의 소정영역이 제거된 소정영역의 다결정 실리콘층을 노출시킨다. 통상의 LOCOS 공정에 상기 소정영역 이외의 남아 있는 질화막(21)을 마스크로 하고 상기 소정영역의 다결정 실리콘층을 산화시켜 산화막(22)으로 형성되게 한다.

제2g도에 도시한 바와 같이 통상의 습식식각 공정에 의하여 질화막(21)을 제거함으로써 액티브영역의 상부에 형성된 질화막(18a)과 다결정 실리콘층(20a)을 노출시킨다. 통상의 LOCOS 공정에 의하여 상기 질화막(18a)을 마스크로 하고 다결정 실리콘층(20a)을 산화시켜 산화막(23)을 형성한다. 통상의 화학증착법에 의하여 산화막을 침적시키고 비등방성 건식식각을 실시하여 질화막(18a)의 측벽에 산화막 스페이서(24)를 형성한다.

제2h도에 도시한 바와 같이 통상의 건식식각 공정에 의하여 산화막 스페이서(24)를 마스크로하고 노출된 소정영역의 질화막(18a)을 자기정합 방식으로 제거한 후 노출된 산화막(15a)의 두께까지 산화막을 제거하여 자기정합된 창(25,26)을 형성한다.

제2i도에 도시한 바와 같이 통상의 화학증착법에 의하여 다결정 실리콘층을 침적시키고 n형의 불순물을 고농도로 이온주입한다. 통상의 사진식각 공정에 의하여 상기 이온주입된 다결정 실리콘층의 소정영역을 제거함으로써 다결정 실리콘층(27,28)을 형성한 후 n형 불순물이 도핑(doping)된 다결정 실리콘층(27)과 P형 불순물인 붕소로 도핑된 다결정 실리콘층(20a)을 확산소스로 하여 열처리함으로써 자기정합된 에미터(28)와 베이스(29)를 동시에 형성되게 한다.

제2j도에 도시한 바와 같이 화학증착법에 의하여 산화막(30)을 형성하고 통상의 사전식각 공정에 의하여 산화막(30)과 산화막(23)의 소정영역을 순차적으로 제거함으로써 다결정 실리콘층(20a,27,28)을 노출시키는 콘택 창을 형성한다. 도전층을 증착하고 통상의 사진식각 공정에 의하여 에미터 전극(32), 베이스 전극(31), 콜렉터 전극(33)을 형성한다.

따라서 본 발명은 SOG 공정에 의하여 산화막을 형성하고 비등방성 식각공정에 의하여 산화막 스페이서를 형성함으로써 베이스와 에미터를 자기정합(self-align)시켜 NPN트랜지스터의 고집적화와 고속화를 가능하게 한다.

또한 본 발명은 SPEG 공정을 실시할때 산화막 상부의 다결정 실리콘층을 시드(seed)로 사용하여 성장한 베이스 전극용 다결정 실리콘층의 특성을 개선하여 NPN트랜지스터의 신뢰성을 향상시키는 이점을 있게 된다.

Claims (10)

1. 다결정 실리콘층을 확산소스로 하여 에미터와 베이스를 형성하는 고속용 트랜지스터 및 그 제조방법에 있어서, P형 실리콘기판(1)의 상부에 제1이온주입하여 n형 매몰층(2)을 형성하고 상기 매몰층(2)의 상부에 n형 에피층(3)을 성장시킨 후 상기 에피층(3)의 상부에 형성된 질화막(5)과 제1산화막(4)을 식각하고 실리콘영역의 소정영역을 식각하여 홈(6)을 형성하는 공정과, 상기 식각된 실리콘영역의 제2산화막(7)을 형성시킨후 제2이온주입하여 기판의 반전(inversion)을 방지하는 채널 스토퍼(8 : channel stopper)를 형성하고 제1다결정 실리콘층(9)을 침적하는 공정과, 상기 제1다결정 실리콘층(9)을 폴리싱(polishing)하고 오버에칭하여 상기 홈(6)에만 제1다결정 실리콘(10)을 형성하는 공정과, 침적된 제2다결정 실리콘층(11)과 제3산화막(12)의 소정영역을 순차적으로 제거하여 다결정 실리콘층(11), 산화막(12)과 액티브영역을 위한 창(13)을 형성하는 공정과, 단결정 실리콘층(14)과 제3다결정 실리콘층(13)을 동시에 침적시키는 SPEG(Selective Poly Silicon and Epitaxial Growth)공정과, 제4산화막(15)을 형성하고 통상의 사진공정을 이용하여 n형 불순물을 제3이온주입한 후 열처리 공정을 실시하여 콜렉터 영역(16)을 형성하는 공정과, 제3다결정 실리콘층(13)을 제4이온주입하여 이온주입층(17)을 형성하는 공정과, 질화막(18)을 침적시킨 후 SOG(silicon-On-Glass)공정에 의하여 형성된 제5산화막(19)을 형성하는 공정과 상기 제5산화막(19)의 소정영역을 마스크로하여 상기 질화막(18)과 제4산화막(15)을 식각하는 공정과, 상기 제5산화막(19)의 마스크로 제3다결정 실리콘을 제5이온주입하여 베이스 전극을 자기정합하는 공정과, 상기 마스크의 제5산화막(19)을 제거한 후 질화막을 침적하고 상기 질화막의 소정영역을 제거하여 노출된 다결정실리콘층을 산화하여 산화막(22)을 형성하는 공정과 소정영역이 제거된 상기 질화막 제거한 후 산화막(23)의 상부에 침적된 산화막을 비등방성 식각하여 스페이서(24)를 형성하는 공정과, 상기 스페이서를 마스크로 식각하여 질화막(18a)과 산화막(15a)을 순차적으로 제거하는 공정과, 침적한 제4다결정 실리콘층을 제6이온주입한 후 사진식각 공정에 의하여 상기 다결정 실리콘층의 소정영역을 형성하고 열처리 하여 에미터(28)와 베이스(29)를 형성하는 공정과 산화막(30)을 침적한 후 통상의 공정을 실시하여 전극(31-33)을 형성하는 공정을 구비하여 이루어짐을 특징으로 하는 고속용 트랜지스터의 제조방법.
2. 제1항에 있어서, 트렌치(trench) 공정에 의하여 형성된 홈(6)의 하부에 기판(1)의 반전을 채널스토퍼(8 : channel stopper)를 형성하게됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
3. 제1항에 있어서, 다결정 실리콘층(9)은 폴리싱(polishing)후 오버에칭(over etching)되어 홈(6)에만 형성됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
4. 제1항에 있어서, SPEG(Seleitive Poly Silicon And Epitaxial Silicon Growth)공정에 의하여 다결정 실리콘층(13)과 단결정 실리콘층(14)을 동시에 성장하게 됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
5. 제4항에 있어서, 다결정 실리콘층(13)은 다결정 실리콘층(11)을 시드(seed)로 하여 성장하게 됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
6. 제4항에 있어서, 다결정 실리콘층(13)은 트랜지스터의 베이스 전극이되게 됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
7. 제4항에 있어서, 단결정 실리콘층(14)은 트랜지스터의 베이스영역이 되게 됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
8. 제1항에 있어서, 산화막(19)은 SOG(Silicon-On-Giass) 공정에 의하여 형성됨을 특징으로 하는 고속용 트랜지스터의 제조방법.
9. 제1항에 있어서, 산화막(19)을 마스크로 하여 다결정 실리콘층을 이온주입함으로써 베이스 전극이 되는 고농도의 다결정 실리콘층(20)을 자기정합시킴을 특징으로 고속용 트랜지스터의 제조방법.
10. 제1항에 있어서, 산화막 스페이서(24)를 마스크로하여 질화막(18a)과 산화막(15a)을 식각하여 자기 정합된 에미터를 형성할 수 있게함을 특징으로 하는 고속용 트랜지스터의 제조방법.