JP2608470B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2608470B2 JP2608470B2 JP1112522A JP11252289A JP2608470B2 JP 2608470 B2 JP2608470 B2 JP 2608470B2 JP 1112522 A JP1112522 A JP 1112522A JP 11252289 A JP11252289 A JP 11252289A JP 2608470 B2 JP2608470 B2 JP 2608470B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- region
- type
- element isolation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】 ［概 要］ 半導体基板上に設けられる素子分離領域が選択的に設
けられた第１の絶縁膜及び第１の絶縁膜の側壁にRIE
（反応性イオンエッチング）法によりセルフアラインに
設けられた第２の絶縁膜とにより形成され、且つ第２の
絶縁膜の側端面に整合してｎ型及びｐ型ウエル領域が形
成された構造を有しているため、バーズビークの存在し
ない素子分離領域を形成できることによる素子形成領域
の微細化、ゲート酸化膜耐圧の改善及びキャリア寿命の
改善を、第１の絶縁膜段差を側壁に形成する第２の絶縁
膜により緩和できることによりステップカバレッジの良
い配線体の形成を、素子分離領域形成用絶縁膜の膜べり
を最小限に抑え、配線体の容量を減少させることによる
高速化を、素子分離領域にセルフアラインに素子形成領
域、ｎ型及びｐ型ウエル領域を形成できることにより高
集積化を可能とした半導体装置及びその製造方法。
けられた第１の絶縁膜及び第１の絶縁膜の側壁にRIE
（反応性イオンエッチング）法によりセルフアラインに
設けられた第２の絶縁膜とにより形成され、且つ第２の
絶縁膜の側端面に整合してｎ型及びｐ型ウエル領域が形
成された構造を有しているため、バーズビークの存在し
ない素子分離領域を形成できることによる素子形成領域
の微細化、ゲート酸化膜耐圧の改善及びキャリア寿命の
改善を、第１の絶縁膜段差を側壁に形成する第２の絶縁
膜により緩和できることによりステップカバレッジの良
い配線体の形成を、素子分離領域形成用絶縁膜の膜べり
を最小限に抑え、配線体の容量を減少させることによる
高速化を、素子分離領域にセルフアラインに素子形成領
域、ｎ型及びｐ型ウエル領域を形成できることにより高
集積化を可能とした半導体装置及びその製造方法。
［産業上の利用分野］ 本発明はMIS及びBi−MIS型半導体装置に係り、特にバ
ーズビークのない素子分離領域を有する高集積な半導体
集積回路の形成を可能とした半導体装置及びその製造方
法に関する。
ーズビークのない素子分離領域を有する高集積な半導体
集積回路の形成を可能とした半導体装置及びその製造方
法に関する。
従来、半導体集積回路の素子分離領域の形成は、窒化
膜を使用した選択酸化による、いわゆるロコス法により
おこなわれてきたが、極めて集積度が上昇している今
日、ロコス法により必ず生じてしまうストレスを誘引す
るバーズビークにより、素子形成領域の微細化が難し
い、薄膜化されたゲート酸化膜の耐圧が劣化する、エレ
クトロン又はホールの容易なトラップにより寿命が劣化
する、素子分離領域にセルフアラインに素子形成領域、
ｎ型及びｐ型ウエル領域を形成できない等の問題が顕著
になってきており、高集積化への妨げになりつつある。
そこで、バーズビークが存在せず、しかも素子分離領域
の段差を緩和し、素子形成領域にセルフアラインにｎ型
及びｐ型ウエル領域を形成できる高集積な素子分離領域
を実現できる手段が要望されている。
膜を使用した選択酸化による、いわゆるロコス法により
おこなわれてきたが、極めて集積度が上昇している今
日、ロコス法により必ず生じてしまうストレスを誘引す
るバーズビークにより、素子形成領域の微細化が難し
い、薄膜化されたゲート酸化膜の耐圧が劣化する、エレ
クトロン又はホールの容易なトラップにより寿命が劣化
する、素子分離領域にセルフアラインに素子形成領域、
ｎ型及びｐ型ウエル領域を形成できない等の問題が顕著
になってきており、高集積化への妨げになりつつある。
そこで、バーズビークが存在せず、しかも素子分離領域
の段差を緩和し、素子形成領域にセルフアラインにｎ型
及びｐ型ウエル領域を形成できる高集積な素子分離領域
を実現できる手段が要望されている。
［従来の技術］ 第４図は従来の半導体装置の模式側断面図である。51
はｐ−型シリコン（Si）基板、52はｐ型ウエル領域、53
はｎ型ウエル領域、54はｐ型チャネルストッパー領域、
55はｎ型チャネルストッパー領域、56はフィールド酸化
膜、57はｎ＋型ソースドレイン領域、58はｐ＋型ソース
ドレイン領域、59はゲート酸化膜、60はゲート電極、61
はブロック用酸化膜、62は燐珪酸ガラス（PSG）膜、63
はAl配線を示している。
はｐ−型シリコン（Si）基板、52はｐ型ウエル領域、53
はｎ型ウエル領域、54はｐ型チャネルストッパー領域、
55はｎ型チャネルストッパー領域、56はフィールド酸化
膜、57はｎ＋型ソースドレイン領域、58はｐ＋型ソース
ドレイン領域、59はゲート酸化膜、60はゲート電極、61
はブロック用酸化膜、62は燐珪酸ガラス（PSG）膜、63
はAl配線を示している。
同図において、ｐ−型シリコン（Si）基板51に選択的
にｐ型ウエル領域52及びｎ型ウエル領域53が設けられて
おり、前記ｐ型ウエル領域52にはＮチャネルトランジス
タが、前記ｎ型ウエル領域53にはＰチャネルトランジス
タがそれぞれ選択的に形成されている。素子分離領域は
ロコス法により形成されており、ストレスを内在するバ
ーズビークが存在している。ロコス法によれば、素子分
離領域の段差をバーズビークにより緩和でき、ステップ
カバレッジの良い配線体を形成できるという利点を持つ
が、一方、このバーズビークの存在により、素子形成領
域の微細化が難しい、薄膜化されたゲート酸化膜の耐圧
が劣化する、エレクトロン又はホールの容易なトラップ
により寿命が劣化する等の欠点がある。又、ロコス法に
よる素子分離では素子分離領域の絶縁膜を容易には厚く
できないため配線容量が大きくなり、高速化には不利で
あり、さらに素子分離領域にセルフアラインに素子形成
領域、ｎ型及びｐ型ウエル領域を形成できないため高集
積化が難しいという欠点もあった。
にｐ型ウエル領域52及びｎ型ウエル領域53が設けられて
おり、前記ｐ型ウエル領域52にはＮチャネルトランジス
タが、前記ｎ型ウエル領域53にはＰチャネルトランジス
タがそれぞれ選択的に形成されている。素子分離領域は
ロコス法により形成されており、ストレスを内在するバ
ーズビークが存在している。ロコス法によれば、素子分
離領域の段差をバーズビークにより緩和でき、ステップ
カバレッジの良い配線体を形成できるという利点を持つ
が、一方、このバーズビークの存在により、素子形成領
域の微細化が難しい、薄膜化されたゲート酸化膜の耐圧
が劣化する、エレクトロン又はホールの容易なトラップ
により寿命が劣化する等の欠点がある。又、ロコス法に
よる素子分離では素子分離領域の絶縁膜を容易には厚く
できないため配線容量が大きくなり、高速化には不利で
あり、さらに素子分離領域にセルフアラインに素子形成
領域、ｎ型及びｐ型ウエル領域を形成できないため高集
積化が難しいという欠点もあった。
［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示され
るように、ロコス法によるバーズビークの存在により、
素子形成領域の微細化が難しかったこと、薄膜化された
ゲート酸化膜の耐圧が劣化すること、エレクトロン又は
ホールの容易なトラップにより寿命が劣化すること等の
改善ができなかったこと及びロコス法による素子分離で
は素子分離領域の絶縁膜を容易には厚くできないため配
線容量が大きくなり、高速化が達成できなかったこと、
さらに素子分離領域にセルフアラインに素子形成領域、
ｎ型及びｐ型ウエル領域を形成できないため高集積化が
難しかったことである。
るように、ロコス法によるバーズビークの存在により、
素子形成領域の微細化が難しかったこと、薄膜化された
ゲート酸化膜の耐圧が劣化すること、エレクトロン又は
ホールの容易なトラップにより寿命が劣化すること等の
改善ができなかったこと及びロコス法による素子分離で
は素子分離領域の絶縁膜を容易には厚くできないため配
線容量が大きくなり、高速化が達成できなかったこと、
さらに素子分離領域にセルフアラインに素子形成領域、
ｎ型及びｐ型ウエル領域を形成できないため高集積化が
難しかったことである。
［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板上に選択的に設け
られた第１の絶縁膜及び前記第１の絶縁膜の側壁に設け
られた第２の絶縁膜とにより素子分離領域が形成され、
且つ前記第２の絶縁膜により一導電型及び反対導電型不
純物ウエル領域が画定されている本発明の半導体装置に
よって解決される。
られた第１の絶縁膜及び前記第１の絶縁膜の側壁に設け
られた第２の絶縁膜とにより素子分離領域が形成され、
且つ前記第２の絶縁膜により一導電型及び反対導電型不
純物ウエル領域が画定されている本発明の半導体装置に
よって解決される。
［作 用］ 即ち本発明の半導体装置においては、半導体基板上に
設けられる素子分離領域が選択的に設けられた第１の絶
縁膜及び第１の絶縁膜の側壁にRIE法によりセルフアラ
インに設けられた第２の絶縁膜とにより形成され、且つ
第２の絶縁膜の側端面に整合してｎ型及びｐ型ウエル領
域が形成された構造を有している。したがって、素子分
離領域を選択酸化による、いわゆるロコス法を使用せず
に形成できるため、即ちストレスを内在させるバーズビ
ークの存在しない構造に形成できるため、微細な素子領
域を形成できることによる高集積化を、ゲート酸化膜の
耐圧を改善できることによる高性能化を、エレクトロン
又はホールがトラップされにくくなり、キャリア寿命が
改善できることによる高信頼性を可能にすることができ
る。又、第１の絶縁膜段差を側壁に形成する第２の絶縁
膜で緩和できることによるステップカバレッジの良い配
線体の形成をも可能にすることができる。さらに、素子
分離領域形成用の絶縁膜の膜べりをエッチングストッパ
ー膜の形成により、最小限に抑えることができるため配
線体の容量を減少させることによる高速化を、又、素子
分離領域にセルフアラインに素子形成領域、ｎ型及びｐ
型ウエル領域を形成できることによる高集積化をも可能
にすることができる。即ち、極めて高性能、高信頼且つ
高集積な半導体集積回路の形成を可能とした半導体装置
を得ることができる。
設けられる素子分離領域が選択的に設けられた第１の絶
縁膜及び第１の絶縁膜の側壁にRIE法によりセルフアラ
インに設けられた第２の絶縁膜とにより形成され、且つ
第２の絶縁膜の側端面に整合してｎ型及びｐ型ウエル領
域が形成された構造を有している。したがって、素子分
離領域を選択酸化による、いわゆるロコス法を使用せず
に形成できるため、即ちストレスを内在させるバーズビ
ークの存在しない構造に形成できるため、微細な素子領
域を形成できることによる高集積化を、ゲート酸化膜の
耐圧を改善できることによる高性能化を、エレクトロン
又はホールがトラップされにくくなり、キャリア寿命が
改善できることによる高信頼性を可能にすることができ
る。又、第１の絶縁膜段差を側壁に形成する第２の絶縁
膜で緩和できることによるステップカバレッジの良い配
線体の形成をも可能にすることができる。さらに、素子
分離領域形成用の絶縁膜の膜べりをエッチングストッパ
ー膜の形成により、最小限に抑えることができるため配
線体の容量を減少させることによる高速化を、又、素子
分離領域にセルフアラインに素子形成領域、ｎ型及びｐ
型ウエル領域を形成できることによる高集積化をも可能
にすることができる。即ち、極めて高性能、高信頼且つ
高集積な半導体集積回路の形成を可能とした半導体装置
を得ることができる。
［実施例］ 以下本発明を、図示実施例による具体的に説明する。
第１図は本発明に係る半導体装置の原理を示す模式側断
面図、第２図は本発明の半導体装置における一実施例の
模式側断面図、第３図（ａ）〜（ｅ）は本発明の製造方
法の一実施例の工程断面図である。
第１図は本発明に係る半導体装置の原理を示す模式側断
面図、第２図は本発明の半導体装置における一実施例の
模式側断面図、第３図（ａ）〜（ｅ）は本発明の製造方
法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す。
第１図はｐ型シリコン基板を用いた際の本発明の原理
を模式的に示している。１は1015cm-3程度のｐ−型シリ
コン（Si）基板、２は0.8μｍ程度の第１の絶縁膜、３
は第２の絶縁膜（側壁絶縁膜）、４は1016cm-3程度のｐ
型ウエル領域、５は1016cm-3程度のｎ型ウエル領域、６
は1020cm-3程度のｎ＋型ソースドレイン領域、７は1020
cm-3程度のｐ＋型ソースドレイン領域、８は20nm程度の
ゲート酸化膜、９は300nm程度のゲート電極、10は50nm
程度のブロック用酸化膜、11は0.8μｍ程度の燐珪酸ガ
ラス（PSG）膜、12は１μｍ程度のAl配線を示す。
を模式的に示している。１は1015cm-3程度のｐ−型シリ
コン（Si）基板、２は0.8μｍ程度の第１の絶縁膜、３
は第２の絶縁膜（側壁絶縁膜）、４は1016cm-3程度のｐ
型ウエル領域、５は1016cm-3程度のｎ型ウエル領域、６
は1020cm-3程度のｎ＋型ソースドレイン領域、７は1020
cm-3程度のｐ＋型ソースドレイン領域、８は20nm程度の
ゲート酸化膜、９は300nm程度のゲート電極、10は50nm
程度のブロック用酸化膜、11は0.8μｍ程度の燐珪酸ガ
ラス（PSG）膜、12は１μｍ程度のAl配線を示す。
同図において、ｐ−型シリコン基板１に選択的に第１
の絶縁膜２が設けられており、第１の絶縁膜２の側壁に
RIE（反応性イオンエッチング）法によりセルフアライ
ンに第２の絶縁膜３が設けられており、第１の絶縁膜２
及び第２の絶縁膜３とにより素子分離領域が形成され、
且つ第２の絶縁膜３の側端面に整合してｎ型ウエル領域
５及びｐ型ウエル領域４が形成された構造を有してい
る。したがって、素子分離領域を選択酸化による、いわ
ゆるロコス法を使用せずに形成できるため、即ちストレ
スを内在させるバーズビークの存在しない構造に形成で
きるため、微細な素子領域を形成できることによる高集
積化を、ゲート酸化膜の耐圧を改善できることによる高
性能化を、エレクトロン又はホールがトラップされにく
くなり、キャリア寿命が改善できることによる高信頼性
を可能にすることができる。又、第１の絶縁膜段差を側
壁に形成する第２の絶縁膜で緩和できることによるステ
ップカバレッジの良い配線体の形成も可能にすることが
できる。さらに、素子分離領域形成用絶縁膜の膜べりを
エッチングストッパー膜の形成により、最小限に抑える
ことができるため配線体の容量を減少させることによる
高速化を、又、素子分離領域にセルフアラインに素子形
成領域、ｎ型及びｐ型ウエル領域を形成できることによ
る高集積化をも可能にすることができる。（エッチング
ストッパー膜は図示されていない。） 第２図は本発明の半導体装置における一実施例の模式
側断面図を示している。１〜12は第１図と同じ物を示し
ている。
の絶縁膜２が設けられており、第１の絶縁膜２の側壁に
RIE（反応性イオンエッチング）法によりセルフアライ
ンに第２の絶縁膜３が設けられており、第１の絶縁膜２
及び第２の絶縁膜３とにより素子分離領域が形成され、
且つ第２の絶縁膜３の側端面に整合してｎ型ウエル領域
５及びｐ型ウエル領域４が形成された構造を有してい
る。したがって、素子分離領域を選択酸化による、いわ
ゆるロコス法を使用せずに形成できるため、即ちストレ
スを内在させるバーズビークの存在しない構造に形成で
きるため、微細な素子領域を形成できることによる高集
積化を、ゲート酸化膜の耐圧を改善できることによる高
性能化を、エレクトロン又はホールがトラップされにく
くなり、キャリア寿命が改善できることによる高信頼性
を可能にすることができる。又、第１の絶縁膜段差を側
壁に形成する第２の絶縁膜で緩和できることによるステ
ップカバレッジの良い配線体の形成も可能にすることが
できる。さらに、素子分離領域形成用絶縁膜の膜べりを
エッチングストッパー膜の形成により、最小限に抑える
ことができるため配線体の容量を減少させることによる
高速化を、又、素子分離領域にセルフアラインに素子形
成領域、ｎ型及びｐ型ウエル領域を形成できることによ
る高集積化をも可能にすることができる。（エッチング
ストッパー膜は図示されていない。） 第２図は本発明の半導体装置における一実施例の模式
側断面図を示している。１〜12は第１図と同じ物を示し
ている。
同図においては、ｐ−型シリコン（Si）基板１に選択
的にｐ型ウエル領域４及びｎ型ウエル領域５が設けられ
ており、前記ｐ型ウエル領域４にはＮチャネルトランジ
スタが、前記ｎ型ウエル領域５にはＰチャネルトランジ
スタがそれぞれ選択的に形成されている。素子分離領域
（２、３）は第１図と同じ第１の絶縁膜２及び第１の絶
縁膜２の側壁にRIE（反応性イオンエッチング）法によ
りセルフアラインに設けられた第２の絶縁膜３とにより
形成されており、且つ素子分離領域（２、３）の第２の
絶縁膜３の側端面に整合してｎ型ウエル領域５及びｐ型
ウエル領域４が形成されているので第１図同様の効果を
得ることができる。なお同実施例においては、チャネル
ストッパー領域は特に形成されておらず、素子分離領域
にセルフアラインに形成するやや高濃度のｐ型ウエル領
域４及びｎ型ウエル領域５がその役割を兼ねている。
的にｐ型ウエル領域４及びｎ型ウエル領域５が設けられ
ており、前記ｐ型ウエル領域４にはＮチャネルトランジ
スタが、前記ｎ型ウエル領域５にはＰチャネルトランジ
スタがそれぞれ選択的に形成されている。素子分離領域
（２、３）は第１図と同じ第１の絶縁膜２及び第１の絶
縁膜２の側壁にRIE（反応性イオンエッチング）法によ
りセルフアラインに設けられた第２の絶縁膜３とにより
形成されており、且つ素子分離領域（２、３）の第２の
絶縁膜３の側端面に整合してｎ型ウエル領域５及びｐ型
ウエル領域４が形成されているので第１図同様の効果を
得ることができる。なお同実施例においては、チャネル
ストッパー領域は特に形成されておらず、素子分離領域
にセルフアラインに形成するやや高濃度のｐ型ウエル領
域４及びｎ型ウエル領域５がその役割を兼ねている。
次いで本発明に係る半導体装置の製造方法の一実施例
について第３図（ａ）〜（ｅ）及び第２図を参照して説
明する。
について第３図（ａ）〜（ｅ）及び第２図を参照して説
明する。
第３図（ａ） 通常の技法を適用することにより、ｐ−型シリコン
（Si）基板１に酸化膜２及び窒化膜13を順次成長する。
（Si）基板１に酸化膜２及び窒化膜13を順次成長する。
第３図（ｂ） 次いで通常のフォトリソグラフィー技術を利用し、選
択的に前記窒化膜15及び酸化膜２を順次エッチング除去
し、素子分離領域の一部を形成する第１の絶縁膜２、膜
べり防止膜（窒化膜）13を形成する。次いで素子分離領
域の一部を構成する第２の絶縁膜３を形成するために化
学気相成長酸化膜３を成長する。
択的に前記窒化膜15及び酸化膜２を順次エッチング除去
し、素子分離領域の一部を形成する第１の絶縁膜２、膜
べり防止膜（窒化膜）13を形成する。次いで素子分離領
域の一部を構成する第２の絶縁膜３を形成するために化
学気相成長酸化膜３を成長する。
第３図（ｃ） 次いで前記化学気相成長酸化膜３をRIE（反応性イオ
ンエッチング）法により異方性ドライエッチングし、第
１の絶縁膜２の側壁にセルフアラインで第２の絶縁膜
（側壁絶縁膜）３を残し素子分離領域を形成する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）、第１の絶縁膜２及び第２の絶縁膜（側壁
絶縁膜）３をマスク層として、硼素をイオン注入してｐ
型ウエル領域４を、燐をイオン注入してｎ型ウエル領域
５をそれぞれ選択的に画定する。次いで高温でランニン
グし所望の深さを持つｐ型ウエル領域４及びｎ型ウエル
領域５を形成する。
ンエッチング）法により異方性ドライエッチングし、第
１の絶縁膜２の側壁にセルフアラインで第２の絶縁膜
（側壁絶縁膜）３を残し素子分離領域を形成する。次い
で通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）、第１の絶縁膜２及び第２の絶縁膜（側壁
絶縁膜）３をマスク層として、硼素をイオン注入してｐ
型ウエル領域４を、燐をイオン注入してｎ型ウエル領域
５をそれぞれ選択的に画定する。次いで高温でランニン
グし所望の深さを持つｐ型ウエル領域４及びｎ型ウエル
領域５を形成する。
第３図（ｄ） 次いでゲート酸化膜８、多結晶シリコン膜を順次成長
させる。次いで通常のフォトリソグラフィー技術を利用
し、前記多結晶シリコン膜をパターニングし、ゲート電
極９を形成する。
させる。次いで通常のフォトリソグラフィー技術を利用
し、前記多結晶シリコン膜をパターニングし、ゲート電
極９を形成する。
第３図（ｅ） 次いで通常のフォトリソグラフィー技術を利用し、レ
ジスト（図示せず）、第１の絶縁膜２、第２の絶縁膜
（側壁絶縁膜）３及びゲート電極９をマスク層として、
砒素をイオン注入してｎ＋型ソースドレイン領域６を、
硼素をイオン注入してｐ＋型ソースドレイン領域７をそ
れぞれ選択的に画定する。
ジスト（図示せず）、第１の絶縁膜２、第２の絶縁膜
（側壁絶縁膜）３及びゲート電極９をマスク層として、
砒素をイオン注入してｎ＋型ソースドレイン領域６を、
硼素をイオン注入してｐ＋型ソースドレイン領域７をそ
れぞれ選択的に画定する。
第２図 次いで膜べり防止膜（窒化膜）13をボイルした燐酸に
よりエッチング除去する。次いで不要部のゲート酸化膜
８をエッチング除去する。次いでブロック用酸化膜10、
燐珪酸ガラス（PSG）膜11を順次成長させる。次いでや
や高温処理を施し所望の深さを持つｎ＋型ソースドレイ
ン領域６及びｐ＋型ソースドレイン領域７を形成する。
次いで通常の技法を適用することにより電極コンタクト
窓の形成、Al配線12の形成等をおこない半導体装置を完
成する。
よりエッチング除去する。次いで不要部のゲート酸化膜
８をエッチング除去する。次いでブロック用酸化膜10、
燐珪酸ガラス（PSG）膜11を順次成長させる。次いでや
や高温処理を施し所望の深さを持つｎ＋型ソースドレイ
ン領域６及びｐ＋型ソースドレイン領域７を形成する。
次いで通常の技法を適用することにより電極コンタクト
窓の形成、Al配線12の形成等をおこない半導体装置を完
成する。
上記製造方法においては、第１の絶縁膜上に膜べり防
止膜（窒化膜）を設けているが、第１の絶縁膜の側壁に
第２の絶縁膜を形成する際、第１の絶縁膜が十分残され
るエッチングが可能であれば前記膜べり防止膜（窒化
膜）は省略してもさしつかえない。又、膜べり防止膜
（窒化膜）をそのまま残し素子分離領域形成用の第１の
絶縁膜の一部としてもよい。
止膜（窒化膜）を設けているが、第１の絶縁膜の側壁に
第２の絶縁膜を形成する際、第１の絶縁膜が十分残され
るエッチングが可能であれば前記膜べり防止膜（窒化
膜）は省略してもさしつかえない。又、膜べり防止膜
（窒化膜）をそのまま残し素子分離領域形成用の第１の
絶縁膜の一部としてもよい。
以上実施例に示したように、本発明の半導体装置によ
れば、素子分離領域を選択酸化による、いわゆるロコス
法を使用せずに形成できるため、即ちストレスを内在さ
せるバーズビークの存在しない構造に形成できるため、
微細な素子領域を形成できることによる高集積化を、ゲ
ート酸化膜の耐圧を改善できることによる高性能化を、
エレクトロン又はホールがトラップされにくくなり、キ
ャリア寿命が改善できることによる高信頼性を可能にす
ることができる。又、第１の絶縁膜段差を側壁に形成す
る第２の絶縁膜で緩和できることによるステップカバレ
ッジの良い配線体の形成も可能にすることができる。さ
らに、素子分離領域形成用絶縁膜の膜べりをエッチング
ストッパー膜の形成により、最小限に抑えることができ
るため配線体の容量を減少させることによる高速化を、
又、素子分離領域にセルフアラインに素子形成領域、ｎ
型及びｐ型ウエル領域を形成できることによる高集積化
をも可能にすることができる。
れば、素子分離領域を選択酸化による、いわゆるロコス
法を使用せずに形成できるため、即ちストレスを内在さ
せるバーズビークの存在しない構造に形成できるため、
微細な素子領域を形成できることによる高集積化を、ゲ
ート酸化膜の耐圧を改善できることによる高性能化を、
エレクトロン又はホールがトラップされにくくなり、キ
ャリア寿命が改善できることによる高信頼性を可能にす
ることができる。又、第１の絶縁膜段差を側壁に形成す
る第２の絶縁膜で緩和できることによるステップカバレ
ッジの良い配線体の形成も可能にすることができる。さ
らに、素子分離領域形成用絶縁膜の膜べりをエッチング
ストッパー膜の形成により、最小限に抑えることができ
るため配線体の容量を減少させることによる高速化を、
又、素子分離領域にセルフアラインに素子形成領域、ｎ
型及びｐ型ウエル領域を形成できることによる高集積化
をも可能にすることができる。
［発明の効果］ 以上説明したように本発明によれば、MIS及びBi−MIS
型半導体装置において、第１の絶縁膜及び第１の絶縁膜
の側壁にセルフアラインに設けられた第２の絶縁膜とに
より素子分離領域が形成され、且つ第２の絶縁膜の側端
面に整合してｎ型及びｐ型ウエル領域が形成されている
ため、バーズビークの存在しない素子分離領域を形成で
きることによる素子形成領域の微細化、ゲート酸化膜耐
圧の改善及びキャリア寿命の改善を、第１の絶縁膜段差
を側壁に形成する第２の絶縁膜により緩和できることに
よるステップカバレッジの良い配線体の形成を、素子分
離領域形成用絶縁膜の膜べりを最小限に抑え、配線体の
容量を減少させることによる高速化を、素子分離領域に
セルフアラインに素子形成領域、ｎ型及びｐ型ウエル領
域を形成できることによる高集積化を可能にすることが
できる。即ち、極めて高性能、高信頼且つ高集積を併せ
持つ半導体集積回路を得ることができる。
型半導体装置において、第１の絶縁膜及び第１の絶縁膜
の側壁にセルフアラインに設けられた第２の絶縁膜とに
より素子分離領域が形成され、且つ第２の絶縁膜の側端
面に整合してｎ型及びｐ型ウエル領域が形成されている
ため、バーズビークの存在しない素子分離領域を形成で
きることによる素子形成領域の微細化、ゲート酸化膜耐
圧の改善及びキャリア寿命の改善を、第１の絶縁膜段差
を側壁に形成する第２の絶縁膜により緩和できることに
よるステップカバレッジの良い配線体の形成を、素子分
離領域形成用絶縁膜の膜べりを最小限に抑え、配線体の
容量を減少させることによる高速化を、素子分離領域に
セルフアラインに素子形成領域、ｎ型及びｐ型ウエル領
域を形成できることによる高集積化を可能にすることが
できる。即ち、極めて高性能、高信頼且つ高集積を併せ
持つ半導体集積回路を得ることができる。
第１図は本発明の半導体装置の原理を示す模式側断面
図、第２図は本発明の半導体装置における一実施例の模
式側断面図、第３図（ａ）〜（ｅ）は本発明の半導体装
置における一実施例の工程断面図、第４図は従来の半導
体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２は第１の絶縁膜、 ３は第２の絶縁膜（側壁絶縁膜）、 ４はｐ型ウエル領域、 ５はｎ型ウエル領域、 ６はｎ＋型ソースドレイン領域、 ７はｐ＋型ソースドレイン領域、 ８はゲート酸化膜、 ９はゲート電極、 10はブロック用酸化膜、 11は燐珪酸ガラス（PSG）膜、 12はAl配線、 13は膜べり防止膜（窒化膜） を示す。
図、第２図は本発明の半導体装置における一実施例の模
式側断面図、第３図（ａ）〜（ｅ）は本発明の半導体装
置における一実施例の工程断面図、第４図は従来の半導
体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Si）基板、 ２は第１の絶縁膜、 ３は第２の絶縁膜（側壁絶縁膜）、 ４はｐ型ウエル領域、 ５はｎ型ウエル領域、 ６はｎ＋型ソースドレイン領域、 ７はｐ＋型ソースドレイン領域、 ８はゲート酸化膜、 ９はゲート電極、 10はブロック用酸化膜、 11は燐珪酸ガラス（PSG）膜、 12はAl配線、 13は膜べり防止膜（窒化膜） を示す。
Claims (2)
- 【請求項１】一導電型半導体基板上に選択的に設けられ
た第１の絶縁膜及び前記第１の絶縁膜の側壁に設けられ
た第２の絶縁膜とにより素子分離領域が形成され、且つ
前記第２の絶縁膜により一導電型及び反対導電型不純物
ウエル領域が画定されていることを特徴とする半導体装
置。 - 【請求項２】一導電型半導体基板上に第１の絶縁膜を形
成する工程と、前記第１の絶縁膜を選択的にパターニン
グ形成する工程と、全面に第２の絶縁膜を形成する工程
と、前記第２の絶縁膜を異方性ドライエッチングし前記
第１の絶縁膜の側壁にのみ残存させる工程と、側壁に残
存した前記第２の絶縁膜及び前記第１の絶縁膜をマスク
とし、前記第２の絶縁膜の側端面に整合して、一導電型
不純物を選択的に前記半導体基板に導入する工程と、側
壁に残存した前記第２の絶縁膜及び前記第１の絶縁膜を
マスクとし、前記第２の絶縁膜の側端面に整合して、反
対導電型不純物を選択的に前記半導体基板に導入する工
程と、前記一導電型及び反対導電型不純物を活性化し、
一導電型及び反対導電型不純物ウエル領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112522A JP2608470B2 (ja) | 1989-05-01 | 1989-05-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1112522A JP2608470B2 (ja) | 1989-05-01 | 1989-05-01 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02291166A JPH02291166A (ja) | 1990-11-30 |
| JP2608470B2 true JP2608470B2 (ja) | 1997-05-07 |
Family
ID=14588751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1112522A Expired - Lifetime JP2608470B2 (ja) | 1989-05-01 | 1989-05-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2608470B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3653107B2 (ja) | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JPH1187663A (ja) | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972759A (ja) * | 1982-10-20 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60234326A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH027558A (ja) * | 1988-06-27 | 1990-01-11 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-05-01 JP JP1112522A patent/JP2608470B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972759A (ja) * | 1982-10-20 | 1984-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60234326A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| JPH027558A (ja) * | 1988-06-27 | 1990-01-11 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02291166A (ja) | 1990-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4642878A (en) | Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions | |
| US6271541B2 (en) | Semiconductor device with high gettering capability to impurity present in semiconductor layer of SOI substrate | |
| JPH0519811B2 (ja) | ||
| JPH077773B2 (ja) | 半導体装置の製造方法 | |
| JP2608470B2 (ja) | 半導体装置及びその製造方法 | |
| JPS59219938A (ja) | Ｍｏｓ形半導体装置およびその製造方法 | |
| JP3225368B2 (ja) | 半導体装置 | |
| JPH05299498A (ja) | 半導体装置 | |
| JP2995931B2 (ja) | 半導体装置の製造方法 | |
| JPH05243510A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0382055A (ja) | 半導体装置 | |
| JPH067596B2 (ja) | 半導体装置の製造方法 | |
| JP2513420B2 (ja) | 半導体装置の製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JP2838223B2 (ja) | 半導体装置 | |
| JPH0682755B2 (ja) | 半導体装置 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JPH05110071A (ja) | 半導体装置 | |
| JPS6130047A (ja) | 半導体装置の製造方法 | |
| JPH0358470A (ja) | 半導体装置 | |
| KR930006733B1 (ko) | 고속용 트랜지스터의 제조방법 | |
| JPH07307467A (ja) | 半導体装置及びその製造方法 | |
| JPH0584064B2 (ja) | ||
| JPS6360534B2 (ja) | ||
| JP2512760B2 (ja) | 半導体集積回路の製法 |