JPS6360534B2 - - Google Patents
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- JPS6360534B2 JPS6360534B2 JP9245381A JP9245381A JPS6360534B2 JP S6360534 B2 JPS6360534 B2 JP S6360534B2 JP 9245381 A JP9245381 A JP 9245381A JP 9245381 A JP9245381 A JP 9245381A JP S6360534 B2 JPS6360534 B2 JP S6360534B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特に所謂鳥の
嘴（bird′s beak）が少なく、ゲート耐圧が改善
され、高密度化したトランジスタ分離用のフイー
ルド酸化膜の形成方法に関する。
嘴（bird′s beak）が少なく、ゲート耐圧が改善
され、高密度化したトランジスタ分離用のフイー
ルド酸化膜の形成方法に関する。
従来技術における選択酸化法を第１図に断面で
示される絶縁ゲート型電界効果トランジスタ
（FET）を参照して概観する。第１図において、
１はｐ形シリコン基板、２は二酸化シリコン
（SiO2）絶縁膜、２′はフイールド酸化膜、３は
ゲート電極、Ｓ，Ｄはソース、ドレイン領域、Ａ
は能動素子領域（活性領域）をそれぞれ示す。
示される絶縁ゲート型電界効果トランジスタ
（FET）を参照して概観する。第１図において、
１はｐ形シリコン基板、２は二酸化シリコン
（SiO2）絶縁膜、２′はフイールド酸化膜、３は
ゲート電極、Ｓ，Ｄはソース、ドレイン領域、Ａ
は能動素子領域（活性領域）をそれぞれ示す。
第１図のFETを作る前提として、第２図、第
３図に示される選択酸化が行われる。これらの図
で第１図に図示のものと同じ部分は同じ符号で示
すが、第２図に示される如く、シリコン基板１の
上の400〜500〔Å〕の膜厚のSiO2絶縁膜上に例え
ば化学気相成長法（CVD法）で約1000〔Å〕の膜
厚に窒化シリコン（Si3N4）膜４を成長させ、そ
れをパターニングする。このパターニングにおい
て、Si3N4膜４の幅は第１図に示される活性領域
幅Ａに等しく設定するとする。次に、シリコン基
板を1000〜1100〔℃〕の高温で熱処理すると、第
３図に形成される如くフイールド酸化膜２′が
6000〜8000〔Å〕の膜厚に形成されるが、このと
きＢで示される鳥の嘴が形成され、Si3N4膜４は
両側でずり上つた形となり、結果的に、現実の活
性領域A′は鳥の嘴の幅が両方合わせ約1.5〔μｍ〕
程度のものであるから、Ａ−A′＝1.5μｍとなり、
現実の活性領域幅A′は所定の幅Ａよりも1.5〔μ
ｍ〕狭くなる。かかる事実は、集積回路の高密度
化にとつて重大な影響を与える。
３図に示される選択酸化が行われる。これらの図
で第１図に図示のものと同じ部分は同じ符号で示
すが、第２図に示される如く、シリコン基板１の
上の400〜500〔Å〕の膜厚のSiO2絶縁膜上に例え
ば化学気相成長法（CVD法）で約1000〔Å〕の膜
厚に窒化シリコン（Si3N4）膜４を成長させ、そ
れをパターニングする。このパターニングにおい
て、Si3N4膜４の幅は第１図に示される活性領域
幅Ａに等しく設定するとする。次に、シリコン基
板を1000〜1100〔℃〕の高温で熱処理すると、第
３図に形成される如くフイールド酸化膜２′が
6000〜8000〔Å〕の膜厚に形成されるが、このと
きＢで示される鳥の嘴が形成され、Si3N4膜４は
両側でずり上つた形となり、結果的に、現実の活
性領域A′は鳥の嘴の幅が両方合わせ約1.5〔μｍ〕
程度のものであるから、Ａ−A′＝1.5μｍとなり、
現実の活性領域幅A′は所定の幅Ａよりも1.5〔μ
ｍ〕狭くなる。かかる事実は、集積回路の高密度
化にとつて重大な影響を与える。
本発明は上述した従来技術における課題を解決
するにあり、そのためには、MOS型トランジス
タ製造において余り用いられることのなかつたエ
ピタキシヤル層を利用し、このエピタキシヤル層
を酸化することによりフイールド酸化膜を形成
し、鳥の嘴の少ない、ゲート耐圧が改善され、高
密度化に適したトランジスタの分離を実現するも
のである。
するにあり、そのためには、MOS型トランジス
タ製造において余り用いられることのなかつたエ
ピタキシヤル層を利用し、このエピタキシヤル層
を酸化することによりフイールド酸化膜を形成
し、鳥の嘴の少ない、ゲート耐圧が改善され、高
密度化に適したトランジスタの分離を実現するも
のである。
以下、本発明の方法の実施例を添付図面を参照
して説明する。
して説明する。
第４図以下においても、第１図に示される部分
と同じ部分は同じ符号で示すが、先ず、シリコン
基板１上に400〜500〔Å〕の膜厚のSiO2膜２、
300〔Å〕の膜厚のSi3N4膜４及びCVD法による
SiO2膜５を順に成長する。SiO2膜５を通常の技
術でパターニングし、次にSiO2膜５をマスクと
してSi3N4４をエツチングして第４図に示される
構造が得られる。
と同じ部分は同じ符号で示すが、先ず、シリコン
基板１上に400〜500〔Å〕の膜厚のSiO2膜２、
300〔Å〕の膜厚のSi3N4膜４及びCVD法による
SiO2膜５を順に成長する。SiO2膜５を通常の技
術でパターニングし、次にSiO2膜５をマスクと
してSi3N4４をエツチングして第４図に示される
構造が得られる。
次の段階では、第５図に示される如く露出され
た半導体基板１上にシリコンを選択的にエピタキ
シヤル成長させる。そのためには、通常のシリコ
ンエピタキシヤル成長に用いるモノシラン
（SiH4）ではなく、ジクロルシラン（SiH2Cl2）
を用いる。かくすることによつて、露出されたシ
リコン基板上には単結晶シリコンが成長し、約
3000〔Å〕の膜厚のエピタキシヤル層６が形成さ
れるが、SiO2膜５の上では、成長するシリコン
が次々とエツチングされて、SiO2膜５上にはシ
リコンエピタキシヤル層が成長しない。CVD法
で形成されたSiO2膜は、かくて、Si3N4のエツチ
ングのマスクとして、また選択的シリコンのエピ
タキシヤル成長のために積極的に利用される。な
お、第４図の状態で、将来のチヤネルストツパー
を形成する目的で、ホウ素（B+）を、40〔keV〕
のエネルギー、１×1013〔cm-2〕のドーズ量でイ
オン注入する。
た半導体基板１上にシリコンを選択的にエピタキ
シヤル成長させる。そのためには、通常のシリコ
ンエピタキシヤル成長に用いるモノシラン
（SiH4）ではなく、ジクロルシラン（SiH2Cl2）
を用いる。かくすることによつて、露出されたシ
リコン基板上には単結晶シリコンが成長し、約
3000〔Å〕の膜厚のエピタキシヤル層６が形成さ
れるが、SiO2膜５の上では、成長するシリコン
が次々とエツチングされて、SiO2膜５上にはシ
リコンエピタキシヤル層が成長しない。CVD法
で形成されたSiO2膜は、かくて、Si3N4のエツチ
ングのマスクとして、また選択的シリコンのエピ
タキシヤル成長のために積極的に利用される。な
お、第４図の状態で、将来のチヤネルストツパー
を形成する目的で、ホウ素（B+）を、40〔keV〕
のエネルギー、１×1013〔cm-2〕のドーズ量でイ
オン注入する。
続いて、熱燐酸を用いてSiO2膜５を除去する
（第６図）。
（第６図）。
更に、900〜1100〔℃〕で熱酸化を行うと、エピ
タキシヤル層６は元の膜厚の約２倍の膜厚の
SiO2層７となる（第７図）。このとき、SiO2層７
は図示される如く横方向にも僅か成長する。な
お、この横方向成長は同図において誇張的に示さ
れている。この熱処理によつて、エピタキシヤル
層６の表面にあつた高濃度不純物層（＋）は一部
SiO2膜７中に吸収されながらシリコン基板１の
表面の直下に押し下げられる。
タキシヤル層６は元の膜厚の約２倍の膜厚の
SiO2層７となる（第７図）。このとき、SiO2層７
は図示される如く横方向にも僅か成長する。な
お、この横方向成長は同図において誇張的に示さ
れている。この熱処理によつて、エピタキシヤル
層６の表面にあつた高濃度不純物層（＋）は一部
SiO2膜７中に吸収されながらシリコン基板１の
表面の直下に押し下げられる。
引続き、通常のドライエツチング技術でSi3N4
膜４を除去する（第８図）。このとき、SiO2層７
の下の部分にSi3N4膜が残つていたとすれば、そ
れは例えば熱燐酸で除去すればよい。第７図にお
いては、SiO2層７の下のSi3N4膜は誇張的に示さ
れている。Si3N4膜の除去は従来のウエツトエツ
チングで行つてもよい。
膜４を除去する（第８図）。このとき、SiO2層７
の下の部分にSi3N4膜が残つていたとすれば、そ
れは例えば熱燐酸で除去すればよい。第７図にお
いては、SiO2層７の下のSi3N4膜は誇張的に示さ
れている。Si3N4膜の除去は従来のウエツトエツ
チングで行つてもよい。
更に前述したと同様の熱酸化によつて、Si3N4
膜の除去された部分にSiO2膜２を成長させ、そ
の後は通常の技術に従つて、ソース、ドレン領域
Ｓ，Ｄ、ゲート電極３およびポリシリコン配線層
８などを形成する（第９図）。従来技術による同
じ構造体は第１図に示したが、前述したように、
第１図の例の活性領域の幅は第９図の実施例に比
べ1.5〔μｍ〕程度狭くなつているので、、同じ幅
の活性領域を得るには、従来技術においては横方
向に1.5〔μｍ〕余分に幅をもたせなければなら
ず、それだけチツプ面積を要したことが理解され
る。
膜の除去された部分にSiO2膜２を成長させ、そ
の後は通常の技術に従つて、ソース、ドレン領域
Ｓ，Ｄ、ゲート電極３およびポリシリコン配線層
８などを形成する（第９図）。従来技術による同
じ構造体は第１図に示したが、前述したように、
第１図の例の活性領域の幅は第９図の実施例に比
べ1.5〔μｍ〕程度狭くなつているので、、同じ幅
の活性領域を得るには、従来技術においては横方
向に1.5〔μｍ〕余分に幅をもたせなければなら
ず、それだけチツプ面積を要したことが理解され
る。
上記実施例ではSi3N4膜４をエツチングするの
にCVD法によるSiO2膜５をパターニングしてマ
スクとして利用したが、別の方法として、単に
Si3N4膜４上にレジストを形成しパターニングし
て、それをマスクにしてSi3N4膜４をプラズマエ
ツチングしても良い。そしてさらにSi3N4膜４の
下層のSiO2膜２はHF系のエツチング液でエツチ
ングされ、CVD法によるSiO2膜５なしでエピタ
キシヤル成長を行なつてもよい。
にCVD法によるSiO2膜５をパターニングしてマ
スクとして利用したが、別の方法として、単に
Si3N4膜４上にレジストを形成しパターニングし
て、それをマスクにしてSi3N4膜４をプラズマエ
ツチングしても良い。そしてさらにSi3N4膜４の
下層のSiO2膜２はHF系のエツチング液でエツチ
ングされ、CVD法によるSiO2膜５なしでエピタ
キシヤル成長を行なつてもよい。
以上に説明した如く、本発明の方法によるとき
は、トランジスタの製造において活性領域の幅が
従来技術によるときに比べ、鳥の嘴が少なくなつ
たため著しく広くなり、またゲート耐圧は改善さ
れることになり、トランジスタの分離法として優
れたものであり、集積回路の高密度化に著しく効
果的である。
は、トランジスタの製造において活性領域の幅が
従来技術によるときに比べ、鳥の嘴が少なくなつ
たため著しく広くなり、またゲート耐圧は改善さ
れることになり、トランジスタの分離法として優
れたものであり、集積回路の高密度化に著しく効
果的である。
なお、以上の説明ではｎチヤネル絶縁型FET
を例にとつたが、本発明の適用範囲はそれに限定
されるものでなく、その他のトランジスタ製造に
も適用されうるものである。
を例にとつたが、本発明の適用範囲はそれに限定
されるものでなく、その他のトランジスタ製造に
も適用されうるものである。
第１図ないし第３図は従来技術による絶縁ゲー
ト型FETを製造する工程を示す断面図、第４図
ないし第９図は本発明の方法を実施する工程を示
す断面図である。 １……シリコン基板、２，２′，５，７……
SiO2膜、３……ゲート電極、４……Si3N4膜、６
……Siエピタキシヤル層、８……配線層。
ト型FETを製造する工程を示す断面図、第４図
ないし第９図は本発明の方法を実施する工程を示
す断面図である。 １……シリコン基板、２，２′，５，７……
SiO2膜、３……ゲート電極、４……Si3N4膜、６
……Siエピタキシヤル層、８……配線層。
Claims (1)
- １ 半導体基板上に窒化シリコン膜を成長する工
程、該窒化シリコン膜をエツチングして所定の形
状にパターニングする工程、露出された半導体基
板上に選択的にシリコンをエピタキシヤル成長さ
せてエピタキシヤル層を形成する工程、該エピタ
キシヤル層を酸化する工程、および該窒化シリコ
ン膜を除去して半導体基板表面を露出させる工程
を有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245381A JPS57207348A (en) | 1981-06-16 | 1981-06-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245381A JPS57207348A (en) | 1981-06-16 | 1981-06-16 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207348A JPS57207348A (en) | 1982-12-20 |
| JPS6360534B2 true JPS6360534B2 (ja) | 1988-11-24 |
Family
ID=14054808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9245381A Granted JPS57207348A (en) | 1981-06-16 | 1981-06-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207348A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228653A (ja) * | 1985-04-02 | 1986-10-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS62290146A (ja) * | 1986-06-09 | 1987-12-17 | Toshiba Corp | 半導体装置の製造方法 |
-
1981
- 1981-06-16 JP JP9245381A patent/JPS57207348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207348A (en) | 1982-12-20 |
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