JPH0346979B2 - - Google Patents
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- JPH0346979B2 JPH0346979B2 JP62061250A JP6125087A JPH0346979B2 JP H0346979 B2 JPH0346979 B2 JP H0346979B2 JP 62061250 A JP62061250 A JP 62061250A JP 6125087 A JP6125087 A JP 6125087A JP H0346979 B2 JPH0346979 B2 JP H0346979B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/8232—Field-effect technology
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、ｐチヤネル型MOSトランジスタ
の高速化と、ラツチアツプの防止、および素子の
微細化を図つた相補型MOS半導体装置の製造方
法に関する。
の高速化と、ラツチアツプの防止、および素子の
微細化を図つた相補型MOS半導体装置の製造方
法に関する。
（従来の技術）
周知の如く、相補型MOS（以下CMOSと略称す
る）半導体装置は、同一の半導体基板上にｐチヤ
ネル型MOSトランジスタとｎチヤネル型MOSト
ランジスタとを相補型に形成したものである。特
に最近のCMOS半導体装置は、高密度、高集積
化に伴つて微細化技術の確立が要望されている。
る）半導体装置は、同一の半導体基板上にｐチヤ
ネル型MOSトランジスタとｎチヤネル型MOSト
ランジスタとを相補型に形成したものである。特
に最近のCMOS半導体装置は、高密度、高集積
化に伴つて微細化技術の確立が要望されている。
ところで、従来この種のCMOS半導体装置は、
例えば第３図ａ〜ｇに示すような工程で形成され
る。
例えば第３図ａ〜ｇに示すような工程で形成され
る。
まず、例えば面方位指数が（100）のｎ型シリ
コン基板１上に熱酸化膜２を成長させ、この熱酸
化膜２上に写真蝕刻法によつてウエル形成予定領
域を除去したレジストパターン３を形成する。上
記レジストパターン３をマスクとしてボロンを例
えば加速電圧100KeV、ドーズ量8.5×1012cm-2の
条件でイオン注入して基板１にボロンイオン注入
層４を形成する（第３図ａ図示）。続いて、上記
レジストパターン３を除去し、イオン注入層４を
例えば1200℃の温度で30時間程度熱処理して拡散
させ、ｐ型のウエル領域５を形成する。次に、上
記熱酸化膜２をエツチングして除去した後、再度
熱酸化を行なつて熱酸化膜６を形成し、この熱酸
化膜６上にシリコン窒化膜７を形成する（第３図
ｂ図示）。次に、上記シリコン窒化膜７のフイー
ルド酸化膜形成予定領域をフオトエツチングによ
つて選択的に除去し、シリコン窒化膜パターン７
ａ〜７ｃを形成する（第３図ｃ図示）。
コン基板１上に熱酸化膜２を成長させ、この熱酸
化膜２上に写真蝕刻法によつてウエル形成予定領
域を除去したレジストパターン３を形成する。上
記レジストパターン３をマスクとしてボロンを例
えば加速電圧100KeV、ドーズ量8.5×1012cm-2の
条件でイオン注入して基板１にボロンイオン注入
層４を形成する（第３図ａ図示）。続いて、上記
レジストパターン３を除去し、イオン注入層４を
例えば1200℃の温度で30時間程度熱処理して拡散
させ、ｐ型のウエル領域５を形成する。次に、上
記熱酸化膜２をエツチングして除去した後、再度
熱酸化を行なつて熱酸化膜６を形成し、この熱酸
化膜６上にシリコン窒化膜７を形成する（第３図
ｂ図示）。次に、上記シリコン窒化膜７のフイー
ルド酸化膜形成予定領域をフオトエツチングによ
つて選択的に除去し、シリコン窒化膜パターン７
ａ〜７ｃを形成する（第３図ｃ図示）。
続いて、写真蝕刻法により上記ｐウエル領域５
以外を覆うレジストパターン８を形成し、このレ
ジストパターン８および上記シリコン窒化膜パタ
ーン７ｂをマスクとして、例えばボロンを加速電
圧40KeV、ドーズ量８×1013cm-2の条件でイオン
注入した後、熱拡散を行なつてフイールド反転防
止用のp+型不純物層９，９を形成する（第３図
ｄ図示）。続いて、上記レジストパターン８を除
去し、再度写真蝕刻法により上記ｐ型ウエル領域
５を覆うレジストパターン１０を形成する。そし
て、このレジストパターン１０および上記シリコ
ン窒化膜パターン７ａ，７ｃをマスクとして、例
えばリンを加速電圧100KeV、ドーズ量５×1012
cm-2の条件でイオン注入した後、熱拡散を行なつ
てフイールド反転防止用のn+型不純物層１１，
１１を形成する（第３図ｅ図示）。次に、上記レ
ジストパターン１０を除去し、シリコン窒化膜パ
ターン７ａ〜７ｃを耐酸化性のマスクとして高温
のウエツト雰囲気中で選択酸化を行ない、フイー
ルド酸化膜１２，１２，１２を形成する（第３図
ｆ図示）。
以外を覆うレジストパターン８を形成し、このレ
ジストパターン８および上記シリコン窒化膜パタ
ーン７ｂをマスクとして、例えばボロンを加速電
圧40KeV、ドーズ量８×1013cm-2の条件でイオン
注入した後、熱拡散を行なつてフイールド反転防
止用のp+型不純物層９，９を形成する（第３図
ｄ図示）。続いて、上記レジストパターン８を除
去し、再度写真蝕刻法により上記ｐ型ウエル領域
５を覆うレジストパターン１０を形成する。そし
て、このレジストパターン１０および上記シリコ
ン窒化膜パターン７ａ，７ｃをマスクとして、例
えばリンを加速電圧100KeV、ドーズ量５×1012
cm-2の条件でイオン注入した後、熱拡散を行なつ
てフイールド反転防止用のn+型不純物層１１，
１１を形成する（第３図ｅ図示）。次に、上記レ
ジストパターン１０を除去し、シリコン窒化膜パ
ターン７ａ〜７ｃを耐酸化性のマスクとして高温
のウエツト雰囲気中で選択酸化を行ない、フイー
ルド酸化膜１２，１２，１２を形成する（第３図
ｆ図示）。
次に、上記フイールド酸化膜１２，１２，１２
で分離された素子領域上にゲート酸化膜となる熱
酸化膜を成長させ、この熱酸化膜上に多結晶シリ
コン膜を堆積形成した後、多結晶シリコン膜中に
リンを拡散する。続いて上記多結晶シリコン膜を
パターニングしてゲート電極１３1，１３2を形成
し、これらのゲート電極１３1，１３2をマスクと
して上記熱酸化膜のエツチングを行ない、ゲート
酸化膜１４1，１４2を形成する。次に、上記ゲー
ト電極１３1をマスクとしてシリコン基板１の表
面領域にボロンを、上記ゲート電極１３2をマス
クとしてｐ型ウエル領域５の表面領域にヒ素をそ
れぞれイオン注入して、p+型のソース、ドレイ
ン領域１５1，１６1およびn+型のソース、ドレイ
ン領域１５2，１６2を形成する（第３図ｇ図示）。
その後、図示しないが公知の技術で全面にCVD
−SiO2膜を形成し、コンタクトホールを開孔し
た後、アルミニウムの蒸着およびパターニングを
行なつて配線を形成し、ｐチヤネル型MOSトラ
ンジスタQ1とｎチヤネル型MOSトランジスタQ2
とから成るCMOS半導体装置を形成する。
で分離された素子領域上にゲート酸化膜となる熱
酸化膜を成長させ、この熱酸化膜上に多結晶シリ
コン膜を堆積形成した後、多結晶シリコン膜中に
リンを拡散する。続いて上記多結晶シリコン膜を
パターニングしてゲート電極１３1，１３2を形成
し、これらのゲート電極１３1，１３2をマスクと
して上記熱酸化膜のエツチングを行ない、ゲート
酸化膜１４1，１４2を形成する。次に、上記ゲー
ト電極１３1をマスクとしてシリコン基板１の表
面領域にボロンを、上記ゲート電極１３2をマス
クとしてｐ型ウエル領域５の表面領域にヒ素をそ
れぞれイオン注入して、p+型のソース、ドレイ
ン領域１５1，１６1およびn+型のソース、ドレイ
ン領域１５2，１６2を形成する（第３図ｇ図示）。
その後、図示しないが公知の技術で全面にCVD
−SiO2膜を形成し、コンタクトホールを開孔し
た後、アルミニウムの蒸着およびパターニングを
行なつて配線を形成し、ｐチヤネル型MOSトラ
ンジスタQ1とｎチヤネル型MOSトランジスタQ2
とから成るCMOS半導体装置を形成する。
しかしながら、上述した従来の製造方法では次
のような欠点がある。まず各チヤネル型のMOS
トランジスタは面方位指数が（100）面に形成さ
れているが、これはｎチヤネル型MOSトランジ
スタQ2の信頼性および電流駆動能力を考慮して
いるためである。しかし、ｐチヤネル型MOSト
ランジスタQ1を（100）面に形成すると電流駆動
能力が著しく低下し、動作速度の低下を招く。こ
れに対しては、ｐチヤネル型MOSトランジスタ
Q1のサイズを大きく設定して対処している。し
かし、MOSトランジスタQ1のサイズを大きく設
定することは寄生容量の増加という新たな問題を
生ずる。そこで、この問題を解決するためにｐチ
ヤネル型MOSトランジスタQ1を最も電流駆動能
力を高くできる（110）面に形成することが考え
られる。これを実現するために、（100）面のシリ
コン基板に垂直に溝を掘り、この溝の側壁に
（110）面を形成し、この（110）面にｐチヤネル
型MOSトランジスタを配置した３次元構造の
CMOS半導体装置が1986年のVLSIシンポジウ
（SUBMICRON 3D SURFACE−
ORIENTATION−OPTIMIZED CMOS
TECHNOLOGY）で発表されている。しかし、
このシンポジウムで発表された製造方法では、
（110）面を形成するために面方位指数が（100）
のシリコン基板をRIE法でエツチングして溝を形
成する必要があり、基板表面にダメージ層が生じ
て素子特性が劣化する欠点がある。
のような欠点がある。まず各チヤネル型のMOS
トランジスタは面方位指数が（100）面に形成さ
れているが、これはｎチヤネル型MOSトランジ
スタQ2の信頼性および電流駆動能力を考慮して
いるためである。しかし、ｐチヤネル型MOSト
ランジスタQ1を（100）面に形成すると電流駆動
能力が著しく低下し、動作速度の低下を招く。こ
れに対しては、ｐチヤネル型MOSトランジスタ
Q1のサイズを大きく設定して対処している。し
かし、MOSトランジスタQ1のサイズを大きく設
定することは寄生容量の増加という新たな問題を
生ずる。そこで、この問題を解決するためにｐチ
ヤネル型MOSトランジスタQ1を最も電流駆動能
力を高くできる（110）面に形成することが考え
られる。これを実現するために、（100）面のシリ
コン基板に垂直に溝を掘り、この溝の側壁に
（110）面を形成し、この（110）面にｐチヤネル
型MOSトランジスタを配置した３次元構造の
CMOS半導体装置が1986年のVLSIシンポジウ
（SUBMICRON 3D SURFACE−
ORIENTATION−OPTIMIZED CMOS
TECHNOLOGY）で発表されている。しかし、
このシンポジウムで発表された製造方法では、
（110）面を形成するために面方位指数が（100）
のシリコン基板をRIE法でエツチングして溝を形
成する必要があり、基板表面にダメージ層が生じ
て素子特性が劣化する欠点がある。
また、従来構造のCMOS半導体装置では、第
３図ｇに示した如くp+型のソース領域１５1（また
はドレイン領域１６1）とｎ型シリコン基板１、
およびｐ型ウエル領域５とによつて構成される寄
生PNPトランジスタや、n+型のソース領域１５2
（またはドレイン領域１６2）とｐ型ウエル領域
５、およびｎ型シリコン基板１とによつて構成さ
れる寄生NPNトランジスタが形成され、ラツチ
アツプ現象が発生する。このラツチアツプ現象
は、シリコン基板１およびｐ型ウエル領域５の抵
抗と少数キヤリアの到達確率とによつて決まる。
上記少数キヤリアの到達確率はｎチヤネル型の素
子領域とｐチヤネル型の素子領域との距離で決ま
るので、微細化するとラツチアツプ現象が起り易
くなり、素子特性の低下を招く。このため高集積
化が困難である。
３図ｇに示した如くp+型のソース領域１５1（また
はドレイン領域１６1）とｎ型シリコン基板１、
およびｐ型ウエル領域５とによつて構成される寄
生PNPトランジスタや、n+型のソース領域１５2
（またはドレイン領域１６2）とｐ型ウエル領域
５、およびｎ型シリコン基板１とによつて構成さ
れる寄生NPNトランジスタが形成され、ラツチ
アツプ現象が発生する。このラツチアツプ現象
は、シリコン基板１およびｐ型ウエル領域５の抵
抗と少数キヤリアの到達確率とによつて決まる。
上記少数キヤリアの到達確率はｎチヤネル型の素
子領域とｐチヤネル型の素子領域との距離で決ま
るので、微細化するとラツチアツプ現象が起り易
くなり、素子特性の低下を招く。このため高集積
化が困難である。
更に、前記第３図ｂに示した如く、ｐ型ウエル
領域５の形成時、拡散層は深さ方向（基板１の表
面と垂直な方向）に伸びるとともに、横方向（基
板１の表面と平行な方向）にも伸る（例えば深さ
方向が10μｍ伸びるとすると横方向にも７〜8μｍ
伸びる）ため、微細化の障害となり集積度の低下
を招く。
領域５の形成時、拡散層は深さ方向（基板１の表
面と垂直な方向）に伸びるとともに、横方向（基
板１の表面と平行な方向）にも伸る（例えば深さ
方向が10μｍ伸びるとすると横方向にも７〜8μｍ
伸びる）ため、微細化の障害となり集積度の低下
を招く。
また、第３図ｄ，ｅに示すように、ｎ型とｐ型
のフイールド反転防止用のイオン注入を行なうた
め写真蝕刻工程の数が多く生産性も悪い欠点があ
る。
のフイールド反転防止用のイオン注入を行なうた
め写真蝕刻工程の数が多く生産性も悪い欠点があ
る。
（発明が解決しようとする問題点）
上述したように、従来のCMOS半導体装置の
製造方法では、ｐチヤネル型MOSトランジスタ
の動作速度が低下し、ラツチアツプが発生しやす
いとともにウエル領域の形成時に不純物が横方向
にも拡散されるため高集積化が困難な欠点があ
る。また、写真蝕刻工程が多く生産性も低い。
製造方法では、ｐチヤネル型MOSトランジスタ
の動作速度が低下し、ラツチアツプが発生しやす
いとともにウエル領域の形成時に不純物が横方向
にも拡散されるため高集積化が困難な欠点があ
る。また、写真蝕刻工程が多く生産性も低い。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、ｐチヤネル型
MOSトランジスタの高速化、ラツチアツプの防
止、素子の微細化、および生産性の向上が図れる
相補型MOS半導体装置の製造方法を提供するこ
とである。
もので、その目的とするところは、ｐチヤネル型
MOSトランジスタの高速化、ラツチアツプの防
止、素子の微細化、および生産性の向上が図れる
相補型MOS半導体装置の製造方法を提供するこ
とである。
［発明の構成］
（問題点を解決するための手段と作用）
すなわち、この発明においては、上記の目的を
達成するために、ｎ型の半導体基板上に絶縁膜を
形成し、この絶縁膜を選択的に除去して素子分離
領域を形成するとともに前記半導体基板の表面を
露出させた後、この素子分離領域で分離された前
記半導体基板の露出面上に面方位指数が（100）
のｎ型単結晶半導体層を形成し、これら単結晶半
導体層の少なくとも一つにｐ型を形成する不純物
をドーピングして少なくとも隣り合う二つの素子
領域にｎ型およびｐ型の単結晶シリコン層を形成
する。そして、前記ｐ型の単結晶シリコン層にｎ
チヤネル型MOSトランジスタを形成するととも
に、前記ｎ型の単結晶半導体層に接する素子分離
領域の一部をエツチングして前記半導体基板の表
面およびこの単結晶半導体層における面方位指数
（110）の側壁を露出させ、この側壁に沿つたチヤ
ネルを有するｐチヤネル型MOSトランジスタを
形成するようにしている。
達成するために、ｎ型の半導体基板上に絶縁膜を
形成し、この絶縁膜を選択的に除去して素子分離
領域を形成するとともに前記半導体基板の表面を
露出させた後、この素子分離領域で分離された前
記半導体基板の露出面上に面方位指数が（100）
のｎ型単結晶半導体層を形成し、これら単結晶半
導体層の少なくとも一つにｐ型を形成する不純物
をドーピングして少なくとも隣り合う二つの素子
領域にｎ型およびｐ型の単結晶シリコン層を形成
する。そして、前記ｐ型の単結晶シリコン層にｎ
チヤネル型MOSトランジスタを形成するととも
に、前記ｎ型の単結晶半導体層に接する素子分離
領域の一部をエツチングして前記半導体基板の表
面およびこの単結晶半導体層における面方位指数
（110）の側壁を露出させ、この側壁に沿つたチヤ
ネルを有するｐチヤネル型MOSトランジスタを
形成するようにしている。
こうすることにより、ｐチヤネル型MOSトラ
ンジスタが面方位指数（110）面に形成されるの
で、このMOSトランジスタのモビリテイーが高
くなり、動作速度の高速化が図れる。また、ｎ型
素子領域とｐ型素子領域が素子分離領域で分離さ
れるため、寄生バイポーラトランジスタの形成を
阻止してラツチアツプを確実に防止できる。しか
も、素子方向を形成する際に選択エピタキシヤル
成長法を用いれば、LOCOS法を用いた場合のよ
うにバーズビークの発生がなく、素子分離領域の
微細化が図れる。これによつて、素子領域の設計
寸法に対する縮小を抑制でき、集積密度の高い
CMOS半導体装置を形成できる。
ンジスタが面方位指数（110）面に形成されるの
で、このMOSトランジスタのモビリテイーが高
くなり、動作速度の高速化が図れる。また、ｎ型
素子領域とｐ型素子領域が素子分離領域で分離さ
れるため、寄生バイポーラトランジスタの形成を
阻止してラツチアツプを確実に防止できる。しか
も、素子方向を形成する際に選択エピタキシヤル
成長法を用いれば、LOCOS法を用いた場合のよ
うにバーズビークの発生がなく、素子分離領域の
微細化が図れる。これによつて、素子領域の設計
寸法に対する縮小を抑制でき、集積密度の高い
CMOS半導体装置を形成できる。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。第１図ａ〜ｉは、製造工程を順次
示すもので、まず、ａ図に示すように面方位指数
（100）のｎ型シリコン基板１７上の素子分離領域
の形成予定領域にフオトレジストパターン１８
ａ，１８ｂを形成し、例えばリンを加速電圧
40KeV、ドーズ量４××1013cm-2の条件でイオン
注入してフイールド反転防止層１９ａ，１９ｂ，
１９ｃを形成する。続いて上記フオトレジストパ
ターン１８ａ，１８ｂを除去し、ｂ図に示すよう
にシリコン基板１７上の全面に膜厚が約1μｍの
CVD酸化膜２０を形成する。そして、上記CVD
酸化膜２０上にフオトレジストを塗布し、写真蝕
刻法により素子分離領域形成予定領域に対応する
CVD酸化膜２０上にレジストパターン２１ａ，
２１ｂ，２１ｃを形成する。次に、上記フオトレ
ジストパターン２１ａ，２１ｂ，２１ｃをマスク
として上記CVD酸化膜２０を反応性イオンエツ
チング法（RIE法）により選択的に除去して素子
分離領域（フイールド酸化膜）２０ａ，２０ｂ，
２０ｃを形成する。その後、上記フオトレジスト
パターン２１ａ，２１ｂ，２１ｃを除去するとｃ
図に示すようになる。
して説明する。第１図ａ〜ｉは、製造工程を順次
示すもので、まず、ａ図に示すように面方位指数
（100）のｎ型シリコン基板１７上の素子分離領域
の形成予定領域にフオトレジストパターン１８
ａ，１８ｂを形成し、例えばリンを加速電圧
40KeV、ドーズ量４××1013cm-2の条件でイオン
注入してフイールド反転防止層１９ａ，１９ｂ，
１９ｃを形成する。続いて上記フオトレジストパ
ターン１８ａ，１８ｂを除去し、ｂ図に示すよう
にシリコン基板１７上の全面に膜厚が約1μｍの
CVD酸化膜２０を形成する。そして、上記CVD
酸化膜２０上にフオトレジストを塗布し、写真蝕
刻法により素子分離領域形成予定領域に対応する
CVD酸化膜２０上にレジストパターン２１ａ，
２１ｂ，２１ｃを形成する。次に、上記フオトレ
ジストパターン２１ａ，２１ｂ，２１ｃをマスク
として上記CVD酸化膜２０を反応性イオンエツ
チング法（RIE法）により選択的に除去して素子
分離領域（フイールド酸化膜）２０ａ，２０ｂ，
２０ｃを形成する。その後、上記フオトレジスト
パターン２１ａ，２１ｂ，２１ｃを除去するとｃ
図に示すようになる。
次に、露出された上記シリコン基板１７上に選
択エピタキシヤル成長法により素子分離領域２０
ａ，２０ｂ，２０ｃと同じ厚さのｎ型単結晶シリ
コン層を成長させる。これによつて、素子分離領
域２０ａと２０ｂとの間、および２０ｂと２０ｃ
との間にそれぞれｎ型の単結晶シリコン層から成
る素子領域２２ａ，２２ｂが形成され、ｄ図に示
すようになる。
択エピタキシヤル成長法により素子分離領域２０
ａ，２０ｂ，２０ｃと同じ厚さのｎ型単結晶シリ
コン層を成長させる。これによつて、素子分離領
域２０ａと２０ｂとの間、および２０ｂと２０ｃ
との間にそれぞれｎ型の単結晶シリコン層から成
る素子領域２２ａ，２２ｂが形成され、ｄ図に示
すようになる。
続いて、ｅ図に示す如く上記素子領域２２ａ上
をレジストパターン２３で覆い、素子領域２２ｂ
にｐ型を形成する不純物、例えばボロンを加速電
圧100KeV、ドーズ量５×1013cm-2の条件でイオ
ン注入して高温の熱処理を行ない、ｐ型の単結晶
シリコン層（素子領域）２４に変換する。
をレジストパターン２３で覆い、素子領域２２ｂ
にｐ型を形成する不純物、例えばボロンを加速電
圧100KeV、ドーズ量５×1013cm-2の条件でイオ
ン注入して高温の熱処理を行ない、ｐ型の単結晶
シリコン層（素子領域）２４に変換する。
次いで、前記レジストパターン２３を除去した
後、上記素子分離領域２０ｂ，２０ｃ上、ｐ型の
単結晶シリコン層（素子領域）２４上、ｎ型の単
結晶シリコン層２２ａ（素子領域）上の一部、お
よび素子分離領域２０ａの一部上をレジストパタ
ーン２５で覆い、このレジストパターン２５をマ
スクとして素子分離領域２０ａをウエツトエツチ
ングしてCVD酸化膜を選択的に除去し、シリコ
ン基板１７の表面を露出させる。これによつて、
ｆ図に示すようにｎ型の単結晶シリコン層から成
る素子領域２２ａの側壁が露出される。この側壁
は面方位指数（110）である。
後、上記素子分離領域２０ｂ，２０ｃ上、ｐ型の
単結晶シリコン層（素子領域）２４上、ｎ型の単
結晶シリコン層２２ａ（素子領域）上の一部、お
よび素子分離領域２０ａの一部上をレジストパタ
ーン２５で覆い、このレジストパターン２５をマ
スクとして素子分離領域２０ａをウエツトエツチ
ングしてCVD酸化膜を選択的に除去し、シリコ
ン基板１７の表面を露出させる。これによつて、
ｆ図に示すようにｎ型の単結晶シリコン層から成
る素子領域２２ａの側壁が露出される。この側壁
は面方位指数（110）である。
次に、前記レジストパターン２５を除去した
後、全面にゲート酸化膜２６（膜厚200Å）を形
成し、このゲート酸化膜２６上にゲート電極とな
るリンドープ多結晶シリコン層２７（膜厚4000
Å）を堆積形成する。この後、上記リンドープ多
結晶シリコン層２７上にｎ型チヤネル型MOSト
ランジスタのゲート電極形成予定領域を覆うよう
なレジストパターン２８を形成する（ｇ図）。
後、全面にゲート酸化膜２６（膜厚200Å）を形
成し、このゲート酸化膜２６上にゲート電極とな
るリンドープ多結晶シリコン層２７（膜厚4000
Å）を堆積形成する。この後、上記リンドープ多
結晶シリコン層２７上にｎ型チヤネル型MOSト
ランジスタのゲート電極形成予定領域を覆うよう
なレジストパターン２８を形成する（ｇ図）。
次に、上記レジストパターン２８をマスクとし
て、RIE法により上記リンドープ多結晶シリコン
層２７をエツチングしてｈ図に示すようなｐチヤ
ネル型MOSトランジスタのゲート電極２９ａ，
２９ｂ、およびチヤネル型MOSトランジスタの
ゲート電極３０を形成する。
て、RIE法により上記リンドープ多結晶シリコン
層２７をエツチングしてｈ図に示すようなｐチヤ
ネル型MOSトランジスタのゲート電極２９ａ，
２９ｂ、およびチヤネル型MOSトランジスタの
ゲート電極３０を形成する。
次に、素子分離領域２０a′の側壁に残存された
不要なゲート電極２９ａを除去するとともに、不
要なゲート酸化膜２６をエツチングして除去した
後、ｐ型およびｎ型を形成する不純物をそれぞれ
イオン注入して、ｐチヤネル型MOSトランジス
タのソース、ドレイン領域３１1，３２1およびｎ
チヤネル型MOSトランジスタのソース、ドレイ
ン領域３１2，３２2を形成し、ｉ図に示すような
ｐチヤネル型MOSトランジスタQ1とｎチヤネル
型MOSトランジスタQ2とから成るCMOS半導体
装置を完成する。
不要なゲート電極２９ａを除去するとともに、不
要なゲート酸化膜２６をエツチングして除去した
後、ｐ型およびｎ型を形成する不純物をそれぞれ
イオン注入して、ｐチヤネル型MOSトランジス
タのソース、ドレイン領域３１1，３２1およびｎ
チヤネル型MOSトランジスタのソース、ドレイ
ン領域３１2，３２2を形成し、ｉ図に示すような
ｐチヤネル型MOSトランジスタQ1とｎチヤネル
型MOSトランジスタQ2とから成るCMOS半導体
装置を完成する。
このような製造方法を用いて形成したCMOS
半導体装置では、ｉ図に示す如く、ｐチヤネル型
MOSトランジスタQ1のチヤネルが面方位指数
（110）面に形成されるので、このMOSトランジ
スタのモビリテイーが高くなり動作速度の高速化
が図れる。一方、ｎチヤネル型MOSトランジス
タQ2のチヤネルは面方位指数（100）面に形成す
るので、信頼性および電流駆動能力が低下するこ
とはない。また、ｎ型素子領域とｐ型素子領域が
素子分離領域２０ｂで分離されるため、寄生バイ
ポーラトランジスタの形成を阻止してラツチアツ
プを確実に防止できる。しかも、素子領域２２
ａ，２２ｂを形成する際に、選択エピタキシヤル
成長法を用いているので、LOCOS法を用いた場
合のようにバーズビークの発生がなく、素子分離
領域２０ａ〜２０ｃの微細化、ひいては素子領域
２２ａ，２２ｂの設計値に対する寸法の縮小を抑
制でき、集積密度の高いCMOS半導体装置を形
成できる。
半導体装置では、ｉ図に示す如く、ｐチヤネル型
MOSトランジスタQ1のチヤネルが面方位指数
（110）面に形成されるので、このMOSトランジ
スタのモビリテイーが高くなり動作速度の高速化
が図れる。一方、ｎチヤネル型MOSトランジス
タQ2のチヤネルは面方位指数（100）面に形成す
るので、信頼性および電流駆動能力が低下するこ
とはない。また、ｎ型素子領域とｐ型素子領域が
素子分離領域２０ｂで分離されるため、寄生バイ
ポーラトランジスタの形成を阻止してラツチアツ
プを確実に防止できる。しかも、素子領域２２
ａ，２２ｂを形成する際に、選択エピタキシヤル
成長法を用いているので、LOCOS法を用いた場
合のようにバーズビークの発生がなく、素子分離
領域２０ａ〜２０ｃの微細化、ひいては素子領域
２２ａ，２２ｂの設計値に対する寸法の縮小を抑
制でき、集積密度の高いCMOS半導体装置を形
成できる。
なお、上記実施例では、フイールド反転防止層
１９ａ〜１９ｃを素子分離領域となるCVD酸化
膜２０の形成前に形成したが、この酸化膜２０の
形成後に形成しても良い。また、シリコン基板１
７として低抵抗基板（例えば不純物濃度が１×
1016cm-3以上）を用いればフイールド反転防止層
１９ａ〜１９ｃの形成は不要である。
１９ａ〜１９ｃを素子分離領域となるCVD酸化
膜２０の形成前に形成したが、この酸化膜２０の
形成後に形成しても良い。また、シリコン基板１
７として低抵抗基板（例えば不純物濃度が１×
1016cm-3以上）を用いればフイールド反転防止層
１９ａ〜１９ｃの形成は不要である。
第２図ａ〜ｃはこの発明の他の実施例を示して
いる。第２図において前記第１図と同一構成部品
には同じ符号を付しており、前記第１図における
ｐ型単結晶シリコン層２４とシリコン基板１７と
の間に高濃度のp+型単結晶シリコン層３３を形
成したものである。すなわち、第１図ｄの選択エ
ピタキシヤル成長法で、素子分離領域２０ａ〜２
０ｃと同じ膜厚のｎ型単結晶シリコン層２２ａ，
２２ｂを形成するまでは同様の工程である。次
に、素子領域２２ａ上をレジストパターン３４で
覆い、素子領域２２ｂにｐ型を形成する不純物、
例えばボロンを加速電圧100KeV、ドーズ量５×
1013cm-2の条件でイオン注入した後、高温で熱処
理を行ない、ｐ型の単結晶シリコン領域２４に変
換する（ａ図）。
いる。第２図において前記第１図と同一構成部品
には同じ符号を付しており、前記第１図における
ｐ型単結晶シリコン層２４とシリコン基板１７と
の間に高濃度のp+型単結晶シリコン層３３を形
成したものである。すなわち、第１図ｄの選択エ
ピタキシヤル成長法で、素子分離領域２０ａ〜２
０ｃと同じ膜厚のｎ型単結晶シリコン層２２ａ，
２２ｂを形成するまでは同様の工程である。次
に、素子領域２２ａ上をレジストパターン３４で
覆い、素子領域２２ｂにｐ型を形成する不純物、
例えばボロンを加速電圧100KeV、ドーズ量５×
1013cm-2の条件でイオン注入した後、高温で熱処
理を行ない、ｐ型の単結晶シリコン領域２４に変
換する（ａ図）。
続いて、上記ｐ型の単結晶シリコン領域２４に
再びイオン注入を行ない、単結晶シリコン領域２
４の下部に、少なくともこのｐ型単結晶シリコン
領域２４よりも高濃度の不純物層３３を形成する
（ｂ図）。
再びイオン注入を行ない、単結晶シリコン領域２
４の下部に、少なくともこのｐ型単結晶シリコン
領域２４よりも高濃度の不純物層３３を形成する
（ｂ図）。
その後、前記第１図ｆ〜ｉと同様な工程でｐチ
ヤネル型およびｎチヤネル型のMOSトランジス
タQ1，Q2を形成し、ｃ図に示すようなCMOS半
導体装置を完成する。
ヤネル型およびｎチヤネル型のMOSトランジス
タQ1，Q2を形成し、ｃ図に示すようなCMOS半
導体装置を完成する。
このような製造方法によれば、シリコン基板１
７とｐ型単結晶シリコン層２４との間にp+型の
不純物領域３３を形成しているので、前記シリコ
ン基板１７とｎチヤネル型MOSトランジスタQ2
のソース３１2またはドレイン３２2間のリーク電
流を低減できる。これは、シリコン基板１７とｎ
チヤネル型MOSトランジスタQ2のソース３１2ま
たはドレイン３２2間の不純物濃度が低いと空乏
層ができやすいが、これを高濃度の不純物領域３
３によつて緩和できるためである。
７とｐ型単結晶シリコン層２４との間にp+型の
不純物領域３３を形成しているので、前記シリコ
ン基板１７とｎチヤネル型MOSトランジスタQ2
のソース３１2またはドレイン３２2間のリーク電
流を低減できる。これは、シリコン基板１７とｎ
チヤネル型MOSトランジスタQ2のソース３１2ま
たはドレイン３２2間の不純物濃度が低いと空乏
層ができやすいが、これを高濃度の不純物領域３
３によつて緩和できるためである。
なお、上記第２図に示した実施例では、素子分
離領域２０ａ〜２０ｃと同じ厚さの単結晶シリコ
ン層２２ａ，２２ｂを選択エピタキシヤル成長法
で形成し、不純物のイオン注入を行なつて単結晶
シリコン層２２ｂをｐ型に変換した後、再び不純
物のイオン注入を行なつてp+型不純物層３３を
形成したが、まず、エピタキシヤル成長法により
単結晶シリコン層を薄く形成し、不純物のイオン
注入を行なつてp+型不純物層３３を形成した後、
再び選択エピタキシヤル成長を行なつて素子分離
領域２０ａ〜２０ｃと同じ厚さまで単結晶シリコ
ン層２２ｂを形成し、ｐ型に変換しても良い。
離領域２０ａ〜２０ｃと同じ厚さの単結晶シリコ
ン層２２ａ，２２ｂを選択エピタキシヤル成長法
で形成し、不純物のイオン注入を行なつて単結晶
シリコン層２２ｂをｐ型に変換した後、再び不純
物のイオン注入を行なつてp+型不純物層３３を
形成したが、まず、エピタキシヤル成長法により
単結晶シリコン層を薄く形成し、不純物のイオン
注入を行なつてp+型不純物層３３を形成した後、
再び選択エピタキシヤル成長を行なつて素子分離
領域２０ａ〜２０ｃと同じ厚さまで単結晶シリコ
ン層２２ｂを形成し、ｐ型に変換しても良い。
［発明の効果］
以上説明したようにこの発明によれば、ｐチヤ
ネル型MOSトランジスタの高速化、ラツチアツ
プの防止、素子の微細化、および生産性の向上が
図れる相補型MOS半導体装置の製造方法が得ら
れる。
ネル型MOSトランジスタの高速化、ラツチアツ
プの防止、素子の微細化、および生産性の向上が
図れる相補型MOS半導体装置の製造方法が得ら
れる。
第１図はこの発明の一実施例に係わる相補型
MOS半導体装置の製造方法について説明するた
めの図、第２図はこの発明の他の実施例について
説明するための図、第３図は従来の相補型MOS
半導体装置の製造方法について説明するための図
である。 １７……半導体基板、１９ａ，１９ｂ，１９ｃ
……フイールド反転防止用の不純物層、２０……
絶縁膜、２０ａ，２０ｂ，２０ｃ……素子分離領
域、２２ａ，２２ｂ……単結晶シリコン層（単結
晶半導体層）、Q1……ｐチヤネル型MOSトラン
ジスタ、Q2……ｐチヤネル型MOSトランジス
タ、３３……不純物領域。
MOS半導体装置の製造方法について説明するた
めの図、第２図はこの発明の他の実施例について
説明するための図、第３図は従来の相補型MOS
半導体装置の製造方法について説明するための図
である。 １７……半導体基板、１９ａ，１９ｂ，１９ｃ
……フイールド反転防止用の不純物層、２０……
絶縁膜、２０ａ，２０ｂ，２０ｃ……素子分離領
域、２２ａ，２２ｂ……単結晶シリコン層（単結
晶半導体層）、Q1……ｐチヤネル型MOSトラン
ジスタ、Q2……ｐチヤネル型MOSトランジス
タ、３３……不純物領域。
Claims (1)
- 【特許請求の範囲】 １ ｎ型の半導体基板上に絶縁膜を形成する工程
と、この絶縁膜を選択的に除去して素子分離領域
を形成するとともに前記半導体基板の表面を露出
させる工程と、前記半導体基板の露出面上に面方
位指数が（100）のｎ型単結晶半導体層を形成す
る工程と、これら単結晶半導体層の少なくとも一
つにｐ型を形成する不純物をドーピングして少な
くとも隣り合う二つの素子領域にｎ型およびｐ型
の単結晶半導体層を形成する工程と、前記ｐ型の
単結晶半導体層中にｎチヤネル型MOSトランジ
スタを形成する工程と、前記ｎ型の単結晶半導体
層に接する素子分離領域の一部をエツチングして
前記半導体基板の表面およびこのｎ型単結晶半導
体層における面方位指数（110）の側壁を露出さ
せる工程と、この側壁に沿つたチヤネルを有する
ｐチヤネル型MOSトランジスタを形成する工程
とを具備することを特徴とする相補型MOS半導
体装置の製造方法。 ２ 前記単結晶半導体層は、選択エピタキシヤル
成長法によつて形成することを特徴とする特許請
求の範囲第１項記載の相補型MOS半導体装置の
製造方法。 ３ 前記素子分離領域下の半導体基板に、ｎ型で
この基板より不純物濃度が高いフイールド反転防
止用の不純物層を形成することを特徴とする特許
請求の範囲第１項記載の相補型MOS半導体装置
の製造方法。 ４ 前記ｐ型の単結晶半導体層と前記半導体基板
との間に、このｐ型単結晶半導体層よりも不純物
濃度が高いｐ型不純物領域を形成することを特徴
とする特許請求の範囲第１項記載の相補型MOS
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061250A JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62061250A JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228662A JPS63228662A (ja) | 1988-09-22 |
| JPH0346979B2 true JPH0346979B2 (ja) | 1991-07-17 |
Family
ID=13165799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62061250A Granted JPS63228662A (ja) | 1987-03-18 | 1987-03-18 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228662A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3017860B2 (ja) * | 1991-10-01 | 2000-03-13 | 株式会社東芝 | 半導体基体およびその製造方法とその半導体基体を用いた半導体装置 |
| JP4723797B2 (ja) | 2003-06-13 | 2011-07-13 | 財団法人国際科学振興財団 | Ｃｍｏｓトランジスタ |
-
1987
- 1987-03-18 JP JP62061250A patent/JPS63228662A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63228662A (ja) | 1988-09-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |