JPH0974189A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0974189A JPH0974189A JP7229153A JP22915395A JPH0974189A JP H0974189 A JPH0974189 A JP H0974189A JP 7229153 A JP7229153 A JP 7229153A JP 22915395 A JP22915395 A JP 22915395A JP H0974189 A JPH0974189 A JP H0974189A
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Abstract
(57)【要約】
【課題】 埋め込み酸化膜形成に伴う段差増大を解消す
ることを課題とする。 【解決手段】 選択酸化法によりシリコン基板上の所望
位置に複数の酸化膜を形成し、該酸化膜の上部を選択的
に除去して平坦化するか、又はシリコン基板上を選択的
にエッチングして所望位置に複数の溝を形成し、選択酸
化法によりシリコン基板の表面と同じ高さになるまで溝
に酸化膜を形成して平坦化し、基板全面にアモルファス
シリコン層を堆積させ、熱処理により、露出する前記シ
リコン基板上及び前記酸化膜端部上に存在するアモルフ
ァスシリコン層を単結晶に変換すると共に前記酸化膜端
部以外の領域上のアモルファスシリコン層を多結晶シリ
コン層に変換し、単結晶シリコン層上にゲート絶縁膜及
びゲート電極をこの順で形成し、該ゲート電極をマスク
として多結晶シリコン層に不純物を導入してソース・ド
レイン領域を形成することを特徴とする半導体装置の製
造方法。
ることを課題とする。 【解決手段】 選択酸化法によりシリコン基板上の所望
位置に複数の酸化膜を形成し、該酸化膜の上部を選択的
に除去して平坦化するか、又はシリコン基板上を選択的
にエッチングして所望位置に複数の溝を形成し、選択酸
化法によりシリコン基板の表面と同じ高さになるまで溝
に酸化膜を形成して平坦化し、基板全面にアモルファス
シリコン層を堆積させ、熱処理により、露出する前記シ
リコン基板上及び前記酸化膜端部上に存在するアモルフ
ァスシリコン層を単結晶に変換すると共に前記酸化膜端
部以外の領域上のアモルファスシリコン層を多結晶シリ
コン層に変換し、単結晶シリコン層上にゲート絶縁膜及
びゲート電極をこの順で形成し、該ゲート電極をマスク
として多結晶シリコン層に不純物を導入してソース・ド
レイン領域を形成することを特徴とする半導体装置の製
造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。更に詳しくは、本発明は、低消費電力及
び高速応答性を備えた半導体装置を製造する方法に関す
る。本発明の半導体装置の製造方法は、低消費電力及び
高速応答性のＣＭＯＳ集積回路を製造するために特に有
用である。
方法に関する。更に詳しくは、本発明は、低消費電力及
び高速応答性を備えた半導体装置を製造する方法に関す
る。本発明の半導体装置の製造方法は、低消費電力及び
高速応答性のＣＭＯＳ集積回路を製造するために特に有
用である。
【０００２】
【従来の技術】従来知られている一般的な半導体装置
（電界効果形ＭＯＳトランジスタ）の断面図を図４に示
す。図４中、１０１はシリコン基板、１０４は分離用絶
縁膜、１０８はゲート絶縁膜、１０９はゲート電極、１
１０はソース・ドレイン領域、１１３はサイドウォール
スペーサーを示している。図４では、分離用絶縁膜１０
４を形成した後、隣接する分離用絶縁膜１０４間に半導
体装置が作られている。この方法によれば、半導体装置
のチャネル及びソース・ドレイン領域１１０は、シリコ
ン基板１０１上に形成されることとなる。ソース・ドレ
イン領域１１０はシリコン基板１０１上にＰＮ接合を用
いて形成されるため、その特性はシリコン基板の影響を
大きく受ける。従って、その特性の改善はシリコン基板
の不純物濃度等を調節することにより行わなければなら
ないので、半導体装置の特性も制約を受けることにな
る。
（電界効果形ＭＯＳトランジスタ）の断面図を図４に示
す。図４中、１０１はシリコン基板、１０４は分離用絶
縁膜、１０８はゲート絶縁膜、１０９はゲート電極、１
１０はソース・ドレイン領域、１１３はサイドウォール
スペーサーを示している。図４では、分離用絶縁膜１０
４を形成した後、隣接する分離用絶縁膜１０４間に半導
体装置が作られている。この方法によれば、半導体装置
のチャネル及びソース・ドレイン領域１１０は、シリコ
ン基板１０１上に形成されることとなる。ソース・ドレ
イン領域１１０はシリコン基板１０１上にＰＮ接合を用
いて形成されるため、その特性はシリコン基板の影響を
大きく受ける。従って、その特性の改善はシリコン基板
の不純物濃度等を調節することにより行わなければなら
ないので、半導体装置の特性も制約を受けることにな
る。
【０００３】上記課題を解決する手法として、新しい半
導体装置の構造が提案されている。その１つとしてＳＯ
Ｉ（Silicon On Insulator）構造が挙げられる。ＳＯＩ
構造を図５に示す。図５中、１１４は分離用絶縁膜、１
１５は埋め込み酸化膜、１１６は単結晶シリコン層を示
す。この構造は、酸化膜（埋め込み酸化膜１１５）を埋
め込んだシリコン基板１０１を用い、埋め込み酸化膜１
１５上の薄い単結晶シリコン層に半導体装置が製造され
ている。この構造によると、ソース・ドレイン領域１１
０は、その底部が埋め込み酸化膜１１５に接するかある
いは非常に薄くなる。そのためドレイン領域側の接合に
逆バイアスを印加しても空乏層が広がらず、その結果と
して接合容量の低減が可能となる。
導体装置の構造が提案されている。その１つとしてＳＯ
Ｉ（Silicon On Insulator）構造が挙げられる。ＳＯＩ
構造を図５に示す。図５中、１１４は分離用絶縁膜、１
１５は埋め込み酸化膜、１１６は単結晶シリコン層を示
す。この構造は、酸化膜（埋め込み酸化膜１１５）を埋
め込んだシリコン基板１０１を用い、埋め込み酸化膜１
１５上の薄い単結晶シリコン層に半導体装置が製造され
ている。この構造によると、ソース・ドレイン領域１１
０は、その底部が埋め込み酸化膜１１５に接するかある
いは非常に薄くなる。そのためドレイン領域側の接合に
逆バイアスを印加しても空乏層が広がらず、その結果と
して接合容量の低減が可能となる。
【０００４】しかし、上記構造は全面に酸化膜を埋め込
むために様々な欠点を持つ。まず、埋め込み酸化膜１１
５を形成するために、酸素をシリコン基板内部にイオン
注入し、熱処理によって酸化膜とする手法が用いられて
いる。この手法では、基板中の欠陥の抑制が困難であ
り、高集積度の半導体装置を安定して製造するのが難し
い。また、半導体装置のチャネル領域には、埋め込み酸
化膜１１５を通じて電位が付与されるため、電位特性が
埋め込み酸化膜１１５の膜質の影響を受けやすく不安定
となりやすい。
むために様々な欠点を持つ。まず、埋め込み酸化膜１１
５を形成するために、酸素をシリコン基板内部にイオン
注入し、熱処理によって酸化膜とする手法が用いられて
いる。この手法では、基板中の欠陥の抑制が困難であ
り、高集積度の半導体装置を安定して製造するのが難し
い。また、半導体装置のチャネル領域には、埋め込み酸
化膜１１５を通じて電位が付与されるため、電位特性が
埋め込み酸化膜１１５の膜質の影響を受けやすく不安定
となりやすい。
【０００５】ここで、上記ＳＯＩの特性を生かしなが
ら、上記欠点も生じないという特徴を持つ半導体装置と
して、特開平３ー５０７４３号公報及び特開平３−５３
５３４号公報に記載された半導体装置が挙げられる。こ
れら公報に記載されている半導体装置の断面図を図６に
示す。図６の半導体装置は、埋め込み酸化膜１１５をソ
ース・ドレイン領域１１０の下だけに選択的に形成し、
半導体装置のチャネル下部はシリコン基板１０１と導通
させる構造である。
ら、上記欠点も生じないという特徴を持つ半導体装置と
して、特開平３ー５０７４３号公報及び特開平３−５３
５３４号公報に記載された半導体装置が挙げられる。こ
れら公報に記載されている半導体装置の断面図を図６に
示す。図６の半導体装置は、埋め込み酸化膜１１５をソ
ース・ドレイン領域１１０の下だけに選択的に形成し、
半導体装置のチャネル下部はシリコン基板１０１と導通
させる構造である。
【０００６】図７（ａ）〜（ｃ）に図６の半導体装置の
製造方法を示す。図７（ａ）に示すように、まず、シリ
コン基板１０１全面に埋め込み酸化膜１１５を形成した
後、チャネル部の酸化膜１１５を除去する。次に、図７
（ｂ）に示すように、エピタキシャル成長法を用いて全
面に単結晶シリコンからなるエピタキシャル層１１７を
形成し、表面を平坦化する。次いで、図７（ｃ）に示す
ように、エピタキシャル層１１７上にゲート絶縁膜１０
８及びゲート電極１０９を形成し、ゲート電極１０９を
マスクにソース・ドレイン領域１１０を形成するための
イオン注入を行うことにより図６の半導体装置を形成す
る。
製造方法を示す。図７（ａ）に示すように、まず、シリ
コン基板１０１全面に埋め込み酸化膜１１５を形成した
後、チャネル部の酸化膜１１５を除去する。次に、図７
（ｂ）に示すように、エピタキシャル成長法を用いて全
面に単結晶シリコンからなるエピタキシャル層１１７を
形成し、表面を平坦化する。次いで、図７（ｃ）に示す
ように、エピタキシャル層１１７上にゲート絶縁膜１０
８及びゲート電極１０９を形成し、ゲート電極１０９を
マスクにソース・ドレイン領域１１０を形成するための
イオン注入を行うことにより図６の半導体装置を形成す
る。
【０００７】
【発明が解決しようとする課題】上記図６では、チャネ
ル部を埋め込み酸化膜１１５を除去して形成するため
に、チャネル部の高さが、ソース・ドレイン領域１１０
に対して、埋め込み酸化膜１１５の厚さの分だけ低くな
る。この欠点を解決するためにエピタキシャル成長を用
いている。しかしながら、埋め込み酸化膜１１５を除去
して形成されたチャネル部の幅が異なる場合、これらを
同じように平坦化するのは困難であり、ゲート電極１０
９の加工時に、以下に示すようにくびれ等の問題が生じ
る恐れがある。
ル部を埋め込み酸化膜１１５を除去して形成するため
に、チャネル部の高さが、ソース・ドレイン領域１１０
に対して、埋め込み酸化膜１１５の厚さの分だけ低くな
る。この欠点を解決するためにエピタキシャル成長を用
いている。しかしながら、埋め込み酸化膜１１５を除去
して形成されたチャネル部の幅が異なる場合、これらを
同じように平坦化するのは困難であり、ゲート電極１０
９の加工時に、以下に示すようにくびれ等の問題が生じ
る恐れがある。
【０００８】即ち、多結晶シリコンおよび絶縁膜のエッ
チングによりゲート電極１０９が形成されるが、図８
（ａ）（断面図）に示されているようにチャネル部の高
さがソース・ドレイン領域１１０より低いことにより、
マスク１１９を用いたレジスト１１８のパターン形成に
おける露光時に光の回り込みが発生する。そのため図８
（ｂ）（平面図）で示されている箇所ａ等で過剰に露光
され、ゲート電極１０９のくびれが発生する。従って、
チャネル領域が減縮し、所望の半導体装置の製造が困難
になる。
チングによりゲート電極１０９が形成されるが、図８
（ａ）（断面図）に示されているようにチャネル部の高
さがソース・ドレイン領域１１０より低いことにより、
マスク１１９を用いたレジスト１１８のパターン形成に
おける露光時に光の回り込みが発生する。そのため図８
（ｂ）（平面図）で示されている箇所ａ等で過剰に露光
され、ゲート電極１０９のくびれが発生する。従って、
チャネル領域が減縮し、所望の半導体装置の製造が困難
になる。
【０００９】
【課題を解決するための手段】かくして本発明によれ
ば、選択酸化法によりシリコン基板上の所望位置に複数
の酸化膜を形成し、該酸化膜の上部を選択的に除去して
平坦化し、基板全面にアモルファスシリコン層を堆積さ
せ、熱処理により、露出する前記シリコン基板上及び前
記酸化膜端部上に存在するアモルファスシリコン層を単
結晶に変換すると共に前記酸化膜端部以外の領域上のア
モルファスシリコン層を多結晶シリコン層に変換し、単
結晶シリコン層上にゲート絶縁膜及びゲート電極をこの
順で形成し、該ゲート電極をマスクとして多結晶シリコ
ン層に不純物を導入してソース・ドレイン領域を形成す
ることを特徴とする半導体装置の製造方法が提供され
る。
ば、選択酸化法によりシリコン基板上の所望位置に複数
の酸化膜を形成し、該酸化膜の上部を選択的に除去して
平坦化し、基板全面にアモルファスシリコン層を堆積さ
せ、熱処理により、露出する前記シリコン基板上及び前
記酸化膜端部上に存在するアモルファスシリコン層を単
結晶に変換すると共に前記酸化膜端部以外の領域上のア
モルファスシリコン層を多結晶シリコン層に変換し、単
結晶シリコン層上にゲート絶縁膜及びゲート電極をこの
順で形成し、該ゲート電極をマスクとして多結晶シリコ
ン層に不純物を導入してソース・ドレイン領域を形成す
ることを特徴とする半導体装置の製造方法が提供され
る。
【００１０】更に本発明によれば、シリコン基板上を選
択的にエッチングして所望位置に複数の溝を形成し、選
択酸化法によりシリコン基板の表面と同じ高さになるま
で溝に酸化膜を形成して平坦化し、基板全面にアモルフ
ァスシリコン層を堆積させ、熱処理により、露出する前
記シリコン基板上及び前記酸化膜端部上に存在するアモ
ルファスシリコン層を単結晶に変換すると共に前記酸化
膜端部以外の領域上のアモルファスシリコン層を多結晶
シリコン層に変換し、単結晶シリコン層上にゲート絶縁
膜及びゲート電極をこの順で形成し、該ゲート電極をマ
スクとして多結晶シリコン層に不純物を導入してソース
・ドレイン領域を形成することを特徴とする半導体装置
の製造方法が提供される。
択的にエッチングして所望位置に複数の溝を形成し、選
択酸化法によりシリコン基板の表面と同じ高さになるま
で溝に酸化膜を形成して平坦化し、基板全面にアモルフ
ァスシリコン層を堆積させ、熱処理により、露出する前
記シリコン基板上及び前記酸化膜端部上に存在するアモ
ルファスシリコン層を単結晶に変換すると共に前記酸化
膜端部以外の領域上のアモルファスシリコン層を多結晶
シリコン層に変換し、単結晶シリコン層上にゲート絶縁
膜及びゲート電極をこの順で形成し、該ゲート電極をマ
スクとして多結晶シリコン層に不純物を導入してソース
・ドレイン領域を形成することを特徴とする半導体装置
の製造方法が提供される。
【００１１】
【発明の実施の形態】本発明に使用されるシリコン基板
は、ｎ型又はｐ型の不純物が予め含まれていてもよい。
ｐ型不純物としては、ホウ素等が挙げられ、ｎ型不純物
としては、リン、砒素等が挙げられる。次に、選択酸化
法により上記シリコン基板上の所望位置に複数の酸化膜
が形成される。本発明に使用される選択酸化法は、所謂
ＬＯＣＯＳ法を意味する。選択酸化法は、半導体装置の
チャネル部を形成する領域上にシリコン窒化膜を形成
し、このシリコン窒化膜をマスクとして熱酸化して、チ
ャネル部を形成する領域以外を選択的に酸化し、酸化膜
を形成する方法である。酸化膜の膜厚は、３０００〜６
０００Åが好ましい。なお、マスクとして形成されたシ
リコン窒化膜は、燐酸等により選択的に除去することが
できる。
は、ｎ型又はｐ型の不純物が予め含まれていてもよい。
ｐ型不純物としては、ホウ素等が挙げられ、ｎ型不純物
としては、リン、砒素等が挙げられる。次に、選択酸化
法により上記シリコン基板上の所望位置に複数の酸化膜
が形成される。本発明に使用される選択酸化法は、所謂
ＬＯＣＯＳ法を意味する。選択酸化法は、半導体装置の
チャネル部を形成する領域上にシリコン窒化膜を形成
し、このシリコン窒化膜をマスクとして熱酸化して、チ
ャネル部を形成する領域以外を選択的に酸化し、酸化膜
を形成する方法である。酸化膜の膜厚は、３０００〜６
０００Åが好ましい。なお、マスクとして形成されたシ
リコン窒化膜は、燐酸等により選択的に除去することが
できる。
【００１２】次に、酸化膜の上部を選択的に除去するこ
とにより埋め込み酸化膜を形成すると共に平坦化する。
平坦化は、チャネル部が形成されるシリコン基板の表面
と同じ高さまで、酸化膜をエッチングすることにより行
われる。酸化膜のエッチング方法としては、特に限定さ
れず、例えばフッ酸等のエッチャントを使用したウエッ
トエッチング法が挙げられる。除去される酸化膜の厚さ
は、形成した酸化膜の約半分、即ち１５００〜３０００
Åであることが好ましい。
とにより埋め込み酸化膜を形成すると共に平坦化する。
平坦化は、チャネル部が形成されるシリコン基板の表面
と同じ高さまで、酸化膜をエッチングすることにより行
われる。酸化膜のエッチング方法としては、特に限定さ
れず、例えばフッ酸等のエッチャントを使用したウエッ
トエッチング法が挙げられる。除去される酸化膜の厚さ
は、形成した酸化膜の約半分、即ち１５００〜３０００
Åであることが好ましい。
【００１３】なお、上記酸化膜のエッチングでは、酸化
膜とシリコン基板との間の界面において、段差が形成さ
れるが、この段差は小さくかつ局所的なものである。従
って、後に形成されるアモルファスシリコン層の表面
は、この段差を受け継ぐことなく、平坦になる。また、
別の平坦化の方法として、予め酸化膜を形成する所望位
置のシリコン基板をエッチングして複数の溝を形成し、
選択酸化法により溝をシリコン基板の表面と同じ高さの
酸化膜が形成されるまで酸化することにより平坦化して
もよい。この場合、シリコン基板に形成される溝は、素
子分離に必要とするシリコン酸化膜厚の半分程度の深さ
とすればよく、１０００〜３０００Åの深さであること
が好ましい。
膜とシリコン基板との間の界面において、段差が形成さ
れるが、この段差は小さくかつ局所的なものである。従
って、後に形成されるアモルファスシリコン層の表面
は、この段差を受け継ぐことなく、平坦になる。また、
別の平坦化の方法として、予め酸化膜を形成する所望位
置のシリコン基板をエッチングして複数の溝を形成し、
選択酸化法により溝をシリコン基板の表面と同じ高さの
酸化膜が形成されるまで酸化することにより平坦化して
もよい。この場合、シリコン基板に形成される溝は、素
子分離に必要とするシリコン酸化膜厚の半分程度の深さ
とすればよく、１０００〜３０００Åの深さであること
が好ましい。
【００１４】次に、基板全面にアモルファスシリコン層
が形成される。アモルファスシリコン層は、１００〜１
０００Åの厚さで形成することが好ましい。アモルファ
スシリコン層の形成方法は、特に限定されないが、ＣＶ
Ｄ法、ＰＣＶＤ法、ＥＣＲ法等が挙げられる。この内、
ＣＶＤ法が好ましい。ＣＶＤ法を用いる場合、ＳｉＨ 4
等の原料ガスを使用し、４００〜５５０℃の温度下でア
モルファスシリコン層が形成される。なお、アモルファ
スシリコン層の積層条件は、多結晶シリコン層が形成さ
れないように、条件を制御することが好ましい。これ
は、後にアモルファスシリコン層を単結晶シリコン層に
変換する必要があるためである。なお、単結晶及び多結
晶シリコン層の形成方法として、エピタキシャル成長法
が一般に知られている。しかしながら、この方法は、成
長温度が約１０００℃と高いので、結晶欠陥等が生じる
恐れがある。また、同時に多結晶シリコン層及び単結晶
シリコン層を形成することが困難であるので、本発明の
製造方法には適さない。
が形成される。アモルファスシリコン層は、１００〜１
０００Åの厚さで形成することが好ましい。アモルファ
スシリコン層の形成方法は、特に限定されないが、ＣＶ
Ｄ法、ＰＣＶＤ法、ＥＣＲ法等が挙げられる。この内、
ＣＶＤ法が好ましい。ＣＶＤ法を用いる場合、ＳｉＨ 4
等の原料ガスを使用し、４００〜５５０℃の温度下でア
モルファスシリコン層が形成される。なお、アモルファ
スシリコン層の積層条件は、多結晶シリコン層が形成さ
れないように、条件を制御することが好ましい。これ
は、後にアモルファスシリコン層を単結晶シリコン層に
変換する必要があるためである。なお、単結晶及び多結
晶シリコン層の形成方法として、エピタキシャル成長法
が一般に知られている。しかしながら、この方法は、成
長温度が約１０００℃と高いので、結晶欠陥等が生じる
恐れがある。また、同時に多結晶シリコン層及び単結晶
シリコン層を形成することが困難であるので、本発明の
製造方法には適さない。
【００１５】次に、熱処理により隣接する位置に形成さ
れた埋め込み酸化膜間の上部のアモルファスシリコン層
を単結晶シリコン層（基板と同じ結晶方位を有する）に
変換すると共に埋め込み酸化膜上のアモルファスシリコ
ン層を多結晶シリコン層に変換する。熱処理は、窒素等
の不活性ガス雰囲気中、５００〜７００℃で、１〜１０
時間行うことが好ましい。この熱処理において、単結晶
化はシリコン基板を種にして固層成長により行われるの
で、埋め込み酸化膜の端部上にも単結晶シリコン層が形
成される。なお、ゲート電極下のチャネル領域は、半導
体装置の特性を劣化させないために、全領域が単結晶シ
リコン層からなることが好ましい。従って、単結晶化の
際に、種となるシリコン基板から埋め込み酸化膜上にわ
たり、少なくともアライメントマージン分余計に単結晶
化しておくことが好ましい。
れた埋め込み酸化膜間の上部のアモルファスシリコン層
を単結晶シリコン層（基板と同じ結晶方位を有する）に
変換すると共に埋め込み酸化膜上のアモルファスシリコ
ン層を多結晶シリコン層に変換する。熱処理は、窒素等
の不活性ガス雰囲気中、５００〜７００℃で、１〜１０
時間行うことが好ましい。この熱処理において、単結晶
化はシリコン基板を種にして固層成長により行われるの
で、埋め込み酸化膜の端部上にも単結晶シリコン層が形
成される。なお、ゲート電極下のチャネル領域は、半導
体装置の特性を劣化させないために、全領域が単結晶シ
リコン層からなることが好ましい。従って、単結晶化の
際に、種となるシリコン基板から埋め込み酸化膜上にわ
たり、少なくともアライメントマージン分余計に単結晶
化しておくことが好ましい。
【００１６】少なくとも単結晶シリコン層上にゲート絶
縁膜及びゲート電極をこの順で形成する。ゲート絶縁膜
は、例えば、シリコン酸化膜、シリコン窒化膜又はこれ
らの積層構造が挙げられる。その膜厚は、５０〜２００
Åであることが好ましい。ゲート電極は、特に限定され
ず、金属膜、多結晶シリコン膜等が挙げられる。ここ
で、ゲート絶縁膜の形成方法は、例えば、熱酸化法が挙
げられる。一方、ゲート電極の形成方法は、ＣＶＤ法、
スパッタ法、蒸着法等により、ゲート電極材料を積層し
たのち、公知のフォトリソグラフィ法により形成する方
法が挙げられる。また、ソース・ドレイン領域全域下に
は埋め込み酸化膜が必要であるので、ゲート電極と埋め
込み酸化膜は、チャネル長方向において、位置合わせ精
度を考慮し、アライメントマージン分オーバーラップさ
せることが好ましい。
縁膜及びゲート電極をこの順で形成する。ゲート絶縁膜
は、例えば、シリコン酸化膜、シリコン窒化膜又はこれ
らの積層構造が挙げられる。その膜厚は、５０〜２００
Åであることが好ましい。ゲート電極は、特に限定され
ず、金属膜、多結晶シリコン膜等が挙げられる。ここ
で、ゲート絶縁膜の形成方法は、例えば、熱酸化法が挙
げられる。一方、ゲート電極の形成方法は、ＣＶＤ法、
スパッタ法、蒸着法等により、ゲート電極材料を積層し
たのち、公知のフォトリソグラフィ法により形成する方
法が挙げられる。また、ソース・ドレイン領域全域下に
は埋め込み酸化膜が必要であるので、ゲート電極と埋め
込み酸化膜は、チャネル長方向において、位置合わせ精
度を考慮し、アライメントマージン分オーバーラップさ
せることが好ましい。
【００１７】次に、ゲート電極をマスクとして、多結晶
シリコン層に不純物を導入して自己整合的にソース・ド
レイン領域を形成することにより、本発明の半導体装置
を形成することができる。ここで、不純物の導電型は、
基板に含まれる不純物の導電型とは逆の導電型であるこ
とが好ましい。例えば、基板側がｎ型の場合、不純物の
導電型はｐ型である。更に、ソース・ドレイン領域は、
埋め込み酸化膜と接するように形成することが特に好ま
しい。これは、埋め込み酸化膜と離れた場合、ソース・
ドレイン領域の底部にＰＮ接合が存在することとなり、
その接合によりリーク等の問題が生じるからである。
シリコン層に不純物を導入して自己整合的にソース・ド
レイン領域を形成することにより、本発明の半導体装置
を形成することができる。ここで、不純物の導電型は、
基板に含まれる不純物の導電型とは逆の導電型であるこ
とが好ましい。例えば、基板側がｎ型の場合、不純物の
導電型はｐ型である。更に、ソース・ドレイン領域は、
埋め込み酸化膜と接するように形成することが特に好ま
しい。これは、埋め込み酸化膜と離れた場合、ソース・
ドレイン領域の底部にＰＮ接合が存在することとなり、
その接合によりリーク等の問題が生じるからである。
【００１８】上記ソース・ドレイン領域を形成した後
に、以下の工程を経ることによりサイドウォールスペー
サー及び分離用絶縁膜を形成してもよい。即ち、埋め込
み酸化膜が露出するまで素子分離領域の多結晶シリコン
層をエッチングすることにより、開口部を形成する。こ
の後、全面に絶縁膜を形成し、エッチバックを行うこと
によりゲート電極の側壁にサイドウォールスペーサーを
形成すると共に開口部内に分離用絶縁膜を形成すること
ができる。
に、以下の工程を経ることによりサイドウォールスペー
サー及び分離用絶縁膜を形成してもよい。即ち、埋め込
み酸化膜が露出するまで素子分離領域の多結晶シリコン
層をエッチングすることにより、開口部を形成する。こ
の後、全面に絶縁膜を形成し、エッチバックを行うこと
によりゲート電極の側壁にサイドウォールスペーサーを
形成すると共に開口部内に分離用絶縁膜を形成すること
ができる。
【００１９】ここで、開口部を形成する方法は、特に限
定されず、例えばフォトレジスト等を塗布し、開口部を
形成する部分のフォトレジストを取り除き、これをマス
クとしてエッチングすることにより形成することができ
る。エッチング方法としては、等方性及び異方性エッチ
ングのどちらも使用できるが、異方性エッチングが好ま
しい。更に、ＳＦ6 等のガスを使用したドライエッチン
グ法が特に好ましい。なお、開口部の大きさは、特に限
定されず、所望の半導体装置に応じた大きさとすること
ができる。
定されず、例えばフォトレジスト等を塗布し、開口部を
形成する部分のフォトレジストを取り除き、これをマス
クとしてエッチングすることにより形成することができ
る。エッチング方法としては、等方性及び異方性エッチ
ングのどちらも使用できるが、異方性エッチングが好ま
しい。更に、ＳＦ6 等のガスを使用したドライエッチン
グ法が特に好ましい。なお、開口部の大きさは、特に限
定されず、所望の半導体装置に応じた大きさとすること
ができる。
【００２０】開口部が形成された後、全面に形成される
絶縁膜の形成方法は、特に限定されず、ＣＶＤ法、エピ
タキシャル法等が挙げられる。この絶縁膜は、１０００
〜５０００Åの厚さを有し、シリコン酸化膜、シリコン
窒化膜からなることが好ましい。この絶縁膜の形成によ
り、上記開口部も絶縁膜で満たされることとなる。更
に、エッチバックの方法は、ＣＦ4 等のガスを使用した
異方性ドライエッチングが好ましい。このエッチバック
では、開口部内に絶縁膜が残存するので、サイドウォー
ルスペーサーの形成と同時に素子分離用絶縁膜を形成す
ることができる。
絶縁膜の形成方法は、特に限定されず、ＣＶＤ法、エピ
タキシャル法等が挙げられる。この絶縁膜は、１０００
〜５０００Åの厚さを有し、シリコン酸化膜、シリコン
窒化膜からなることが好ましい。この絶縁膜の形成によ
り、上記開口部も絶縁膜で満たされることとなる。更
に、エッチバックの方法は、ＣＦ4 等のガスを使用した
異方性ドライエッチングが好ましい。このエッチバック
では、開口部内に絶縁膜が残存するので、サイドウォー
ルスペーサーの形成と同時に素子分離用絶縁膜を形成す
ることができる。
【００２１】なお、上記工程後に、ゲート電極及びサイ
ドウォールスペーサーをマスクとして、多結晶シリコン
層に不純物を注入することにより、ＬＤＤ領域を形成し
てもよい。上記不純物は、ソース・ドレイン領域に含ま
れる不純物と同じ導電型であることが好ましい。本発明
の製造方法は、電界効果型ＭＯＳトランジスタに好適に
使用できる。また、ｎＭＯＳ及びｐＭＯＳのどちらにも
適用でき、更にそれらを組み合わせたＣＭＯＳの製造方
法にも適用することができる。
ドウォールスペーサーをマスクとして、多結晶シリコン
層に不純物を注入することにより、ＬＤＤ領域を形成し
てもよい。上記不純物は、ソース・ドレイン領域に含ま
れる不純物と同じ導電型であることが好ましい。本発明
の製造方法は、電界効果型ＭＯＳトランジスタに好適に
使用できる。また、ｎＭＯＳ及びｐＭＯＳのどちらにも
適用でき、更にそれらを組み合わせたＣＭＯＳの製造方
法にも適用することができる。
【００２２】
実施例１ 図１は、本発明の製造方法により形成される半導体装置
としての電界効果型トランジスタの概略断面図である。
また、図２は、図１の半導体装置の製造工程を説明する
ための工程の概略断面図である。
としての電界効果型トランジスタの概略断面図である。
また、図２は、図１の半導体装置の製造工程を説明する
ための工程の概略断面図である。
【００２３】以下、図２を用いて、本発明の半導体装置
の製造方法を説明する。まず、ｐ型シリコン基板１を熱
酸化して、厚さ２００Å程度のシリコン酸化膜２を全面
に形成した。更に、ＣＶＤ法により、厚さ２０００Åの
シリコン窒化膜３を形成した。次いで、チャネル部にシ
リコン酸化膜２及びシリコン窒化膜３が残るようにエッ
チングし、両膜（２及び３）をマスクとして熱酸化工程
に付し、チャネル部以外を選択酸化することにより、厚
さ５０００Å程度のシリコン酸化膜（ＬＯＣＯＳ膜）４
を形成した（図２（ａ）参照）。
の製造方法を説明する。まず、ｐ型シリコン基板１を熱
酸化して、厚さ２００Å程度のシリコン酸化膜２を全面
に形成した。更に、ＣＶＤ法により、厚さ２０００Åの
シリコン窒化膜３を形成した。次いで、チャネル部にシ
リコン酸化膜２及びシリコン窒化膜３が残るようにエッ
チングし、両膜（２及び３）をマスクとして熱酸化工程
に付し、チャネル部以外を選択酸化することにより、厚
さ５０００Å程度のシリコン酸化膜（ＬＯＣＯＳ膜）４
を形成した（図２（ａ）参照）。
【００２４】次に、シリコン窒化膜３を、温度１５０℃
の燐酸の溶液により選択的に除去し、更に、フッ酸でシ
リコン酸化膜２及び４を選択的にエッチングした。ここ
で、シリコン酸化膜４のエッチング量は、シリコン酸化
膜４とシリコン基板１の高さが同じになるように、シリ
コン酸化膜４の厚さの約半分、即ち２５００Å程度とし
た。このエッチングにより埋め込み酸化膜５が形成され
た。続いて、全面に温度５００℃、ＳｉＨ4 ／ＮＨ3 ガ
スを使用したＣＶＤ法によりアモルファスシリコン層６
を厚さ２０００Åで形成した（図２（ｂ）参照）。この
アモルファスシリコン層６の表面は段差がなく平坦であ
った。なお、上記埋め込み酸化膜５を形成するためのエ
ッチングにおいて、埋め込み酸化膜５とシリコン基板１
の界面には小さな段差が形成されるが、この段差は局所
的なものであり、後のアモルファスシリコン層６を形成
することにより平坦化できた。
の燐酸の溶液により選択的に除去し、更に、フッ酸でシ
リコン酸化膜２及び４を選択的にエッチングした。ここ
で、シリコン酸化膜４のエッチング量は、シリコン酸化
膜４とシリコン基板１の高さが同じになるように、シリ
コン酸化膜４の厚さの約半分、即ち２５００Å程度とし
た。このエッチングにより埋め込み酸化膜５が形成され
た。続いて、全面に温度５００℃、ＳｉＨ4 ／ＮＨ3 ガ
スを使用したＣＶＤ法によりアモルファスシリコン層６
を厚さ２０００Åで形成した（図２（ｂ）参照）。この
アモルファスシリコン層６の表面は段差がなく平坦であ
った。なお、上記埋め込み酸化膜５を形成するためのエ
ッチングにおいて、埋め込み酸化膜５とシリコン基板１
の界面には小さな段差が形成されるが、この段差は局所
的なものであり、後のアモルファスシリコン層６を形成
することにより平坦化できた。
【００２５】次に、窒素雰囲気下で６００℃で５時間熱
処理することにより、シリコン基板１上のアモルファス
シリコン層６を単結晶シリコン層７に変換すると共に、
埋め込み酸化膜５上のアモルファスシリコン層６を多結
晶シリコン層８に変換した（図２（ｃ）参照）。単結晶
化は、シリコン基板を種にして、固層成長により行われ
るので、単結晶シリコン層７が埋め込み酸化膜５の端部
にはいあがった。なお、チャネル領域は単結晶シリコン
層からなる必要があるので、種となるシリコン基板から
埋め込み酸化膜上にわたり少なくともアライメントマー
ジン分単結晶化した。
処理することにより、シリコン基板１上のアモルファス
シリコン層６を単結晶シリコン層７に変換すると共に、
埋め込み酸化膜５上のアモルファスシリコン層６を多結
晶シリコン層８に変換した（図２（ｃ）参照）。単結晶
化は、シリコン基板を種にして、固層成長により行われ
るので、単結晶シリコン層７が埋め込み酸化膜５の端部
にはいあがった。なお、チャネル領域は単結晶シリコン
層からなる必要があるので、種となるシリコン基板から
埋め込み酸化膜上にわたり少なくともアライメントマー
ジン分単結晶化した。
【００２６】次に、酸素ガス雰囲気中、温度９００℃で
全面を熱酸化することにより、厚さ１００Åのゲート絶
縁膜９を形成した。続いて、ＣＶＤ法により温度６００
℃程度、ＳｉＨ4 ／ＮＨ3 ガスを使用して厚さ４０００
Åの多結晶シリコン層を形成した。この後、気相拡散法
により、温度８５０℃で、ＰＯＣｌ3 ／Ｏ2 ガスで処理
することにより、多結晶シリコンへｎ型不純物を導入
し、フォトリソグラフィ法によりゲート電極１０を形成
した。ここで、ソース・ドレイン領域下には、埋め込み
酸化膜が存在する必要があるので、ゲート電極１０と埋
め込み酸化膜５とはチャネル長方向において、位置合わ
せ精度を考慮し、アライメントマージン分オーバーラッ
プさせた。次いで、ゲート電極１０をマスクとして、Ａ
ｓ不純物をイオン注入法により、注入エネルギー４０Ｋ
ｅＶ、注入量５×１０15ｃｍ-2で注入した。続いて、９
００℃で３０分程度熱処理することにより不純物を活性
化し、自己整合的にｎ型拡散層を形成した（図２（ｄ）
参照）。なお、ｎ型拡散層はトランジスタのソース・ド
レイン領域１１として機能する。
全面を熱酸化することにより、厚さ１００Åのゲート絶
縁膜９を形成した。続いて、ＣＶＤ法により温度６００
℃程度、ＳｉＨ4 ／ＮＨ3 ガスを使用して厚さ４０００
Åの多結晶シリコン層を形成した。この後、気相拡散法
により、温度８５０℃で、ＰＯＣｌ3 ／Ｏ2 ガスで処理
することにより、多結晶シリコンへｎ型不純物を導入
し、フォトリソグラフィ法によりゲート電極１０を形成
した。ここで、ソース・ドレイン領域下には、埋め込み
酸化膜が存在する必要があるので、ゲート電極１０と埋
め込み酸化膜５とはチャネル長方向において、位置合わ
せ精度を考慮し、アライメントマージン分オーバーラッ
プさせた。次いで、ゲート電極１０をマスクとして、Ａ
ｓ不純物をイオン注入法により、注入エネルギー４０Ｋ
ｅＶ、注入量５×１０15ｃｍ-2で注入した。続いて、９
００℃で３０分程度熱処理することにより不純物を活性
化し、自己整合的にｎ型拡散層を形成した（図２（ｄ）
参照）。なお、ｎ型拡散層はトランジスタのソース・ド
レイン領域１１として機能する。
【００２７】次に、レジストマスクを使用したフォトリ
ソグラフィ法及びＳＦ6 を使用したドライエッチング法
で、多結晶シリコン層８の素子分離領域の形成領域に溝
１２を形成した。その後、ＣＶＤ法を用いて、温度７０
０℃で、ＳｉＨ4 ／Ｏ2 ガス中で、厚さ３０００Å程度
のシリコン酸化膜１３を全面に形成した（図２（ｅ）参
照）。なお、シリコン酸化膜１２の形成により、溝１１
もシリコン酸化膜１２で埋められた。
ソグラフィ法及びＳＦ6 を使用したドライエッチング法
で、多結晶シリコン層８の素子分離領域の形成領域に溝
１２を形成した。その後、ＣＶＤ法を用いて、温度７０
０℃で、ＳｉＨ4 ／Ｏ2 ガス中で、厚さ３０００Å程度
のシリコン酸化膜１３を全面に形成した（図２（ｅ）参
照）。なお、シリコン酸化膜１２の形成により、溝１１
もシリコン酸化膜１２で埋められた。
【００２８】次に、ＣＦ4 ガス中で、シリコン酸化膜１
３を全面エッチバックし、ゲート電極１０の側壁に幅
０．１５μｍのサイドウォールスペーサー１４を形成し
た。ここで、サイドウォールスペーサー１４の形成と同
時に溝１２中に素子分離領域となる分離用絶縁膜１５も
形成された（図１及び図２（ｆ）参照）。この後、公知
の工程を経ることにより半導体装置を形成した。
３を全面エッチバックし、ゲート電極１０の側壁に幅
０．１５μｍのサイドウォールスペーサー１４を形成し
た。ここで、サイドウォールスペーサー１４の形成と同
時に溝１２中に素子分離領域となる分離用絶縁膜１５も
形成された（図１及び図２（ｆ）参照）。この後、公知
の工程を経ることにより半導体装置を形成した。
【００２９】上記の製造方法により得られた図１に示す
半導体装置は、チャネル領域以外の、深さ０．１〜０．
５μｍの領域に厚さ０．４μｍの埋め込み酸化膜５が形
成されている。また、その上の多結晶シリコン層８にゲ
ート電極１０に対して自己整合的にソース・ドレイン拡
散層が形成されている。この半導体装置の接合容量は、
埋め込み酸化膜５の容量で決まり、ドレイン領域に＋５
Ｖ印加したとき、図６に示す従来の半導体装置と比較し
て、約１／５程度に低減することができた。更に、この
低減効果は、電圧が低いほど大きく、＋１Ｖ印加時で
は、約１／１０程度に低減することができた。
半導体装置は、チャネル領域以外の、深さ０．１〜０．
５μｍの領域に厚さ０．４μｍの埋め込み酸化膜５が形
成されている。また、その上の多結晶シリコン層８にゲ
ート電極１０に対して自己整合的にソース・ドレイン拡
散層が形成されている。この半導体装置の接合容量は、
埋め込み酸化膜５の容量で決まり、ドレイン領域に＋５
Ｖ印加したとき、図６に示す従来の半導体装置と比較し
て、約１／５程度に低減することができた。更に、この
低減効果は、電圧が低いほど大きく、＋１Ｖ印加時で
は、約１／１０程度に低減することができた。
【００３０】実施例２ シリコン基板１上にシリコン酸化膜２及びシリコン窒化
膜３を積層し、レジストマスクでチャネル部以外の部分
をＣＦ4 ガスでエッチングした後、ＳＦ6 ガスでシリコ
ン基板１に深さ１２５０Åの溝を形成した（図３（ａ）
参照）。この溝は、素子分離に必要とするシリコン酸化
膜厚の半分程度の深さとした。
膜３を積層し、レジストマスクでチャネル部以外の部分
をＣＦ4 ガスでエッチングした後、ＳＦ6 ガスでシリコ
ン基板１に深さ１２５０Åの溝を形成した（図３（ａ）
参照）。この溝は、素子分離に必要とするシリコン酸化
膜厚の半分程度の深さとした。
【００３１】次に、レジストを除去した後、シリコン窒
化膜３をマスクにして、図３（ｂ）に示すようにシリコ
ン酸化膜４上面がシリコン酸化膜２下のシリコン基板１
と同じ高さになるように溝の部分に厚さ２５００Åのシ
リコン酸化膜４を形成した。その後、シリコン窒化膜３
を温度１５０℃のリン酸溶液により選択的に除去し、更
にフッ酸でシリコン酸化膜２を除去した。
化膜３をマスクにして、図３（ｂ）に示すようにシリコ
ン酸化膜４上面がシリコン酸化膜２下のシリコン基板１
と同じ高さになるように溝の部分に厚さ２５００Åのシ
リコン酸化膜４を形成した。その後、シリコン窒化膜３
を温度１５０℃のリン酸溶液により選択的に除去し、更
にフッ酸でシリコン酸化膜２を除去した。
【００３２】
【発明の効果】本発明の半導体装置の製造方法は、選択
酸化法によりシリコン基板上の所望位置に複数の酸化膜
を形成し、該酸化膜の上部を選択的に除去して平坦化す
るか、又はシリコン基板上を選択的にエッチングして所
望位置に複数の溝を形成し、選択酸化法によりシリコン
基板の表面と同じ高さになるまで溝に酸化膜を形成して
平坦化し、基板全面にアモルファスシリコン層を堆積さ
せ、熱処理により、露出する前記シリコン基板上及び前
記酸化膜端部上に存在するアモルファスシリコン層を単
結晶に変換すると共に前記酸化膜端部以外の領域上のア
モルファスシリコン層を多結晶シリコン層に変換し、単
結晶シリコン層上にゲート絶縁膜及びゲート電極をこの
順で形成し、該ゲート電極をマスクとして多結晶シリコ
ン層に不純物を導入してソース・ドレイン領域を形成す
ることを特徴とする。
酸化法によりシリコン基板上の所望位置に複数の酸化膜
を形成し、該酸化膜の上部を選択的に除去して平坦化す
るか、又はシリコン基板上を選択的にエッチングして所
望位置に複数の溝を形成し、選択酸化法によりシリコン
基板の表面と同じ高さになるまで溝に酸化膜を形成して
平坦化し、基板全面にアモルファスシリコン層を堆積さ
せ、熱処理により、露出する前記シリコン基板上及び前
記酸化膜端部上に存在するアモルファスシリコン層を単
結晶に変換すると共に前記酸化膜端部以外の領域上のア
モルファスシリコン層を多結晶シリコン層に変換し、単
結晶シリコン層上にゲート絶縁膜及びゲート電極をこの
順で形成し、該ゲート電極をマスクとして多結晶シリコ
ン層に不純物を導入してソース・ドレイン領域を形成す
ることを特徴とする。
【００３３】従って、ソース・ドレイン領域の接合容量
を、従来の約１／５に低減することができる。また、接
合リーク及び接合耐圧を殆ど問題のないレベルまで低減
できる。更に、ハーフミクロンサイズの半導体装置にお
ける最適化の制限を大きく緩和することができるので、
装置の微細化が可能となる。加えて、埋め込み酸化膜に
選択酸化法により形成された酸化膜を使用するので、特
に新規な製造技術を用いることなく、埋め込み酸化膜に
起因する段差を解消することができ、段差による配線層
の加工不良の問題を減らすことができる。
を、従来の約１／５に低減することができる。また、接
合リーク及び接合耐圧を殆ど問題のないレベルまで低減
できる。更に、ハーフミクロンサイズの半導体装置にお
ける最適化の制限を大きく緩和することができるので、
装置の微細化が可能となる。加えて、埋め込み酸化膜に
選択酸化法により形成された酸化膜を使用するので、特
に新規な製造技術を用いることなく、埋め込み酸化膜に
起因する段差を解消することができ、段差による配線層
の加工不良の問題を減らすことができる。
【００３４】また、酸化膜が３０００〜６０００Åの厚
さで形成され、該酸化膜が厚さ１５００〜３０００Åで
選択的に除去されることにより、簡便に平坦化すること
ができる。更に、アモルファスシリコン層が、１００〜
１０００Åの厚さであることにより、後の単結晶及び多
結晶シリコン層の形成を容易に行うことができる。
さで形成され、該酸化膜が厚さ１５００〜３０００Åで
選択的に除去されることにより、簡便に平坦化すること
ができる。更に、アモルファスシリコン層が、１００〜
１０００Åの厚さであることにより、後の単結晶及び多
結晶シリコン層の形成を容易に行うことができる。
【００３５】また、不純物拡散領域を形成した後、酸化
膜が露出する開口部を多結晶シリコン層に形成し、全面
に絶縁膜を形成し、エッチバックを行うことによりゲー
ト電極の側壁にサイドウォールスペーサーを形成すると
共に分離用絶縁膜を形成することにより、従来技術（特
に特開平３−５３５３４号）と比較して、工程数を減ら
すことができる。
膜が露出する開口部を多結晶シリコン層に形成し、全面
に絶縁膜を形成し、エッチバックを行うことによりゲー
ト電極の側壁にサイドウォールスペーサーを形成すると
共に分離用絶縁膜を形成することにより、従来技術（特
に特開平３−５３５３４号）と比較して、工程数を減ら
すことができる。
【図１】本発明の方法により製造された半導体装置の概
略断面図である。
略断面図である。
【図２】実施例１に示した本発明の半導体装置の製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図３】実施例２に示した本発明の半導体装置の製造方
法の概略工程断面図である。
法の概略工程断面図である。
【図４】従来の半導体装置の概略断面図である。
【図５】従来の半導体装置の概略断面図である。
【図６】従来の半導体装置の概略断面図である。
【図７】図６の半導体装置の製造方法の概略工程断面図
である。
である。
【図８】従来の半導体装置の製造方法におけるゲート電
極の製造工程を示す概略断面図及び概略平面図である。
極の製造工程を示す概略断面図及び概略平面図である。
１、１０１ シリコン基板 ２、４、１３ シリコン酸化膜 ３ シリコン窒化膜 ５、１１５ 埋め込み酸化膜 ６ アモルファスシリコン層 ７、１１６ 単結晶シリコン層 ８ 多結晶シリコン層 ９、１０８ ゲート絶縁膜 １０、１０９ ゲート電極 １１、１１０ ソース・ドレイン領域 １２ 溝 １４、１１３ サイドウォールスペーサー １５、１０４、１１４ 分離用絶縁膜 １１７ エピタキシャル層 １１８ マスク １１９ レジスト
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 29/78 ６２７Ｇ 27/12 29/786
Claims (5)
- 【請求項１】 選択酸化法によりシリコン基板上の所望
位置に複数の酸化膜を形成し、該酸化膜の上部を選択的
に除去して平坦化し、基板全面にアモルファスシリコン
層を堆積させ、熱処理により、露出する前記シリコン基
板上及び前記酸化膜端部上に存在するアモルファスシリ
コン層を単結晶に変換すると共に前記酸化膜端部以外の
領域上のアモルファスシリコン層を多結晶シリコン層に
変換し、単結晶シリコン層上にゲート絶縁膜及びゲート
電極をこの順で形成し、該ゲート電極をマスクとして多
結晶シリコン層に不純物を導入してソース・ドレイン領
域を形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 酸化膜が３０００〜６０００Åの厚さで
形成され、該酸化膜が厚さ１５００〜３０００Åで選択
的に除去されることにより平坦化する請求項１記載の製
造方法。 - 【請求項３】 シリコン基板上を選択的にエッチングし
て所望位置に複数の溝を形成し、選択酸化法によりシリ
コン基板の表面と同じ高さになるまで溝に酸化膜を形成
して平坦化し、基板全面にアモルファスシリコン層を堆
積させ、熱処理により、露出する前記シリコン基板上及
び前記酸化膜端部上に存在するアモルファスシリコン層
を単結晶に変換すると共に前記酸化膜端部以外の領域上
のアモルファスシリコン層を多結晶シリコン層に変換
し、単結晶シリコン層上にゲート絶縁膜及びゲート電極
をこの順で形成し、該ゲート電極をマスクとして多結晶
シリコン層に不純物を導入してソース・ドレイン領域を
形成することを特徴とする半導体装置の製造方法。 - 【請求項４】 アモルファスシリコン層が、１００〜１
０００Åの厚さである請求項１〜３いずれか１つに記載
の製造方法。 - 【請求項５】 不純物拡散領域を形成した後、酸化膜が
露出する開口部を多結晶シリコン層に形成し、全面に絶
縁膜を形成し、エッチバックを行うことによりゲート電
極の側壁にサイドウォールスペーサーを形成すると共に
分離用絶縁膜を形成する請求項１〜４いずれか１つに記
載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229153A JPH0974189A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7229153A JPH0974189A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974189A true JPH0974189A (ja) | 1997-03-18 |
Family
ID=16887615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7229153A Pending JPH0974189A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974189A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005759A (ja) * | 2005-06-27 | 2007-01-11 | Hynix Semiconductor Inc | 半導体素子及びその製造方法 |
| US7435657B2 (en) | 2004-11-26 | 2008-10-14 | Samsung Electronics Co., Ltd | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same |
| JP2010118539A (ja) * | 2008-11-13 | 2010-05-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2011066038A (ja) * | 2009-09-15 | 2011-03-31 | Toshiba Corp | 半導体記憶装置 |
| JP2013026336A (ja) * | 2011-07-19 | 2013-02-04 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| US9087898B2 (en) | 2011-09-28 | 2015-07-21 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
| CN107634101A (zh) * | 2017-09-21 | 2018-01-26 | 中国工程物理研究院电子工程研究所 | 具有三段式埋氧层的半导体场效应晶体管及其制造方法 |
-
1995
- 1995-09-06 JP JP7229153A patent/JPH0974189A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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