JPH0567634A - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 ［目的］ Ｓｉ単結晶基板より、結晶欠陥のない、ＳＯ
Ｉ構造を構成する単結晶Ｓｉ層を簡易の工程で精度良く
形成する。 ［構成］ Ｓｉ単結晶基板から基板ベース部およびこれ
に垂直な基板凸部を有する基板構造体をホトリソ・エッ
チング技術で形成する。次に、熱酸化処理で、基板構造
体の表面にＳｉＯ₂ 領域を設ける。ＳｉＯ₂ 領域のパタ
ーニングによって、Ｓｉ単結晶からなる残存基板凸部の
一方の側面を露出させ、他方の側面に、ＳｉＯ₂ 膜パタ
ーンを形成する。その後、残存基板凸部の一方の側面側
においてＭＩＳＦＥＴを作り込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置、特に、
ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）を
用いて形成するＭＩＳ型半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ＭＩＳ型半導体装置として、能動領域を
絶縁膜で基板から絶縁した構造のＳＯＩトランジスタが
提案されている。このＳＯＩトランジスタは、積層構造
による集積度の向上や、動作速度の向上を目的として、
その実用化が検討されている。

【０００３】従来のこの種の装置として、文献：「ＬＳ
Ｉハンドブック，電子通信学会編，オーム社，ｐｐ．３
８８〜３９０」に開示されたものがある。この文献に開
示された構造および製造方法につき、図２の（Ａ）、
（Ｂ）および（Ｃ）を参照して簡単に説明する。

【０００４】この文献の第３図に示された例によれば、
シリコン（Ｓｉ）基板１０の上面側から基板１０に対し
て、注入エネルギーを３００ＫｅＶおよびドーズ量を１
０¹⁸（１０の１８乗）ｃｍ^-2（ｃｍの２乗）として酸素
イオン（Ｏ⁺ ）を注入する。これにより、この基板１０
の表面領域のした側に埋め込みシリコン酸化物層（Ｓｉ
Ｏ₂ （二酸化珪素）層）１２と表面の薄いシリコン（Ｓ
ｉ）単結晶層１４を形成する。

【０００５】次に、高温Ａｒ（アルゴン）ガス中で、熱
処理を行って、単結晶層１４の結晶性回復処理を行って
いる。この処理によって、単結晶層は、再結晶Ｓｉ層１
６となリ、ＳＯＩウエハを得ている（図２の（Ｂ））。

【０００６】次に、このＳＯＩウエハに、通常のＭＯＳ
ＦＥＴ形成技術を用いて、ゲート酸化膜１８、ゲート電
極２０の成膜、およびパターニングを行い、ソース２
２、ドレイン２４およびチャネル領域２６を得る（図２
の（Ｃ））。

【０００７】このようにして、得られたＳＯＩ構造ＭＯ
ＳＦＥＴは、埋め込みＳｉＯ₂ 層１２によって基板１０
のＳｉ領域から分離されていることから、ラッチアップ
等の問題が生ぜず、また、ソース・ドレインの接合容量
が極端に小さくなることで、高速性も得られるという特
色があるといわれている。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た従来方法では、基板１０に対して、１０¹⁸ｃｍ^-2とい
う極めて高いドーズ量の酸素イオン注入を行う。このた
め、ＳＯＩウエハの損傷が大きく、この損傷をその後の
アニールで完全に回復させることは事実上困難であっ
た。このＳＯＩウエハの再結晶Ｓｉ層１６はＭＯＳＦＥ
Ｔのチャネルが形成される領域であり、このチャネル領
域の結晶欠陥はＦＥＴの相互コンダクタンス（駆動能力
に関係する。）の低下や長期信頼性の低下、リーク電流
の増大といった諸問題を生じさせるものであり、従っ
て、この従来方法では、技術的に満足出来るＳＯＩウエ
ハの再結晶Ｓｉ層１６は得られていなかった。

【０００９】また、上述した従来例とは異なり、ポリシ
リコン膜をレーザで結晶化させる等の方法で結晶回復を
図る方法も行われているが、その場合でも、単結晶への
再結晶化は事実上困難な問題を有している。

【００１０】この発明の目的は、ＳＯＩの単結晶Ｓｉ層
の結晶性の問題が生じない方法で当該単結晶Ｓｉ層を形
成することによって、高信頼性と高性能とを有するＭＩ
Ｓ型半導体装置を製造する方法を提供することにある。

【００１１】

【課題を解決するための手段】この目的の達成を図るた
め、この発明のＭＩＳ型半導体装置の製造方法によれ
ば、（ａ）Ｓｉ基板から、基板ベース部とこの基板ベー
ス部から実質的に垂直に突出する薄い板状の基板凸部と
を具える基板構造体を形成するドライエッチング工程
と、（ｂ）この基板構造体の、前述の基板凸部側の全面
に熱酸化処理によって二酸化珪素（ＳｉＯ₂ ）領域を形
成する工程と、（ｃ）前述の熱処理後の残存基板凸部の
一方の側面を除く、少なくとも他方側面側に、ＳｉＯ₂
領域パターンを形成する選択的エッチング工程と、
（ｄ）前述の残存基板凸部にチャネル領域を設け、この
残存基板凸部の一方の側面側にゲート電極を少なくとも
設けてＭＩＳ型電界効果トランジスタを形成する工程と
を含むことを特徴とする。

【００１２】この発明の実施に当たり、好ましくは、前
述の（ｃ）工程の後であって（ｄ）工程の前に、この
（ｃ）工程で露出した残存基板ベース部上にＳｉとＳｉ
Ｏ₂ とはエッチングの選択比が異なる絶縁膜を形成する
工程を含むのが良い。

【００１３】

【作用】上述したこの発明の構成によれば、先ず、Ｓｉ
基板に対してドライエッチングによって基板ベース部と
これに垂直な、薄い板状の基板凸部とを形成する。そし
て、熱酸化処理によって、基板べース部および基板凸部
の表面領域にＳｉＯ₂ 領域を設ける。この熱酸化処理に
よって残存した基板凸部の部分がＦＥＴのチャネル領域
が形成されるＳｉ単結晶の領域となる。次に、このＳｉ
Ｏ₂ 領域を選択エッチングすることによって、この残存
基板凸部の、少なくとも一方の側面のＳｉＯ₂ 領域部分
を除去し、他方の側面を含む残りの表面にＳｉＯ₂ 領域
のパターンを残存させる。以上の工程によってＳＯＩ構
造が得られる。

【００１４】上述の工程において、板状の残存基板凸部
の厚みは、アライメント精度が問題となるホトリソ工程
を用いずに、基板凸部の形成に用いるレジストパターン
寸法と熱酸化処理時間とを制御することによって精度良
く形成出来る。

【００１５】また、基板凸部の形成の際のドライエッチ
ングにより生じた凸部表面のエッチング・ダメージは、
ＳｉＯ₂ 領域の形成により除去され、しかも、その後の
ＳｉＯ₂ のエッチングによる残存基板凸部の表面のエッ
チング・ダメージは実質的に少ないので、残存基板凸部
の側面（側壁）は素子特性に影響を及ぼすほどのＳｉ単
結晶の結晶欠陥等の問題が発生する恐れはない。

【００１６】従って、Ｓｉウエハに多数のＳｉ単結晶の
基板凸部を形成して、これらＳｉ単結晶を利用して、高
信頼性と高性能とを有する、ＳＯＩ構造のＭＩＳ型半導
体装置を高集積度で製作出来る。また、この製作を、簡
易な工程で、しかも、制御性良く行なえる。

【００１７】

【実施例】以下、図を参照して、この発明の実施例につ
き説明する。

【００１８】なお、図は、この発明を理解出来る程度に
各構成成分の形状、大きさおよび配置関係を概略的に示
してあるにすぎない。また、以下に説明する数値的条件
は、単なる好適例であって、これらの値は、設計に応じ
て、適当な値を設定することが出来る。

【００１９】まず、図１を参照して、この発明のＳＯＩ
構造を利用したＭＩＳ型半導体装置製造方法、特に、こ
の発明の要旨を中心にして説明する。

【００２０】図１の（Ａ）〜（Ｃ）は、この発明の要旨
の説明に供する工程図で、各図は、主要工程段階で得ら
た構造体を、ゲート電極を含む部分での断面で概略的に
表わしてある。

【００２１】先ず、この発明では、Ｓｉ基板から基板べ
ース部１００とこの基板ベース部１００から実質的に垂
直に突出する薄い板状の基板凸部１０２とを具える、Ｓ
ｉ単結晶の基板構造体１０４を形成する（図１の
（Ａ））。この形成はホトリソ・エッチングを用いて行
ない、特にエッチングはドライエッチングで行なう。こ
の工程の際用いるレジストパターンの寸法を、基板凸部
の厚みがＬ１となるように設計する。なお、基板凸部１
０２が基板ベース部１００上を延在する長さは設計に応
じて適当に設定すれば良い。

【００２２】次に、この基板構造体１０４の、基板凸部
１０２の側の全面に熱酸化処理によって二酸化珪素（Ｓ
ｉＯ₂ ）領域を一旦形成した後、これを選択的にエッチ
ングすることにより、図１の（Ｂ）に示すような構造体
を得る。この選択エッチングによって、基板構造体１０
４の熱処理後に残存した、Ｓｉ単結晶の基板凸部の部分
（この部分を残存基板凸部と称する。）１１０の一方の
側面１１０ａを除く、少なくとも他方の側面１１０ｂの
側に、ＳｉＯ₂ 領域パターン（ＳｉＯ₂ 膜パターンとも
称する。）１１２を形成する。なお、この実施例では、
この残存基板凸部１１０の頂部の一部分に亙り，このＳ
ｉＯ₂ の一部分が乗った状態を示してある。また、ここ
では、上述の熱酸化によって残存する、Ｓｉ単結晶の基
板ベースの部分を残存ベース部１１４と称する。この熱
酸化時間を制御して、残存基板凸部１１０の、前述の基
板凸部１０２の厚みに対応する厚みをＬ２にする。そし
て、この場合のエッチングは、ドライまたはウエットエ
ッチングのいずれであっても良い。このようにして、Ｓ
ＯＩ構造１１６を得る。

【００２３】次に、この実施例では、残存ベース部１１
４の露出している表面に、エッチングバック技術を用い
て、設計に応じた適当な膜厚の絶縁膜１２０を設ける。
この絶縁膜１２０を、ＳｉはもとよりＳｉＯ₂ とのエッ
チング選択比が異なる材料、例えばＳｉ−Ｎ膜で形成す
るのが好適である。その後、この残存基板凸部１１０の
一方の側面１１０ａ上に，適当な通常の技術を用いて、
酸化膜或いは窒化膜等といった所要のゲート絶縁膜１２
２を設ける。次に、チャネルの導電型を決め、また、Ｆ
ＥＴの閾値特性を決めるのに必要な、所要の単独または
複数の不純物を適当な従来方法で、残存基板凸部１１０
に拡散させてチャネルが形成されるべき領域（チャネル
領域と称する。）１２４と、この凸部１１０の延在する
方向においてチャネル領域１２４の両側にソース・ドレ
イン不純物拡散層（図示せず。）とを設ける。この実施
例では、一例として、チャネル領域を、実質的にＳｉ単
結晶の残存基板凸部１１０の高さ方向の全面に形成して
いる。次に、この残存基板凸部１１０の一方の側面側、
従って、ゲート絶縁膜１２２上に、通常の形成方法で、
ゲート電極１２６を設けてＭＩＳ型電界効果トランジス
タ形成する（図１の（Ｃ））。なお、上述した不純物の
導入において、閾値を決める不純物の導入は、ゲート電
極１２６の形成前に行ない、また、導電型を決める不純
物の導入は、ゲート電極１２６の形成後に行なうのが良
い。

【００２４】上述した説明からも明らかなように、残存
基板凸部１１０の厚み（幅とも称する。）Ｌ２は、基板
凸部１０２の厚み（幅とも称する。）Ｌ１の設計寸法を
きちんと定め、かつ、熱酸化処理時間を制御することに
より、設計通りに正確に形成することが出来る。また、
基板凸部１０２をドライエッチングで形成するので、そ
のＳｉ単結晶の表面がダメージを受けるが、その後の熱
酸化処理によって、ダメージを受けた領域がＳｉＯ₂ 領
域となってしまうので、このＳｉＯ₂ が除去されて形成
されたＳｉ単結晶の残存基板凸部１１０の露出表面は、
実質的にダメージの無い、ＦＥＴ素子形成に好適な表面
領域となっている。また、ホトリソ・エッチングと、熱
酸化処理という簡単な方法で、ＳＯＩ構造を得ることが
出来る。 ＜具体的製造方法の説明＞次に、この発明の具体的製造
方法につき、図３〜図６までを参照して、工程順に説明
する。この実施例では、同一基板から２つのＳＯＩ構造
を形成氏、それぞれにＦＥＴを作り込む例につき説明す
る。

【００２５】図３の（Ａ）〜（Ｃ）、図４の（Ａ）〜
（Ｃ）および 図５の（Ａ）および（Ｂ）は、一連の製
造工程の具体例を示す工程図である。各図は、図６のＩ
−Ｉ線に沿って採って示した断面に対応した部分での断
面図である。なお、図中、各図に示した構成成分と同じ
構成成分には、同一符号を付して説明する。

【００２６】まず、基板としてＳｉ単結晶基板を用意
し、ホトリソ・エッチング工程でこの基板をエッチング
して、共通の基板ベース部２００に幅Ｌ１の第１および
第２基板凸部２０２および２０４をそれぞれ形成し、基
板構造体２０６を得る（図３の（Ａ））。ここで、この
凸部２０２および２０４の高さは、最終的にはＦＥＴの
ゲート幅方向の長さを決定する寸法となるから、必要と
する素子の設計寸法に従って、１〜５μｍの範囲内の適
当な値にそれぞれ設定するのが良い。また、基板凸部が
基板ベース部２００上を延在する長さは、設計に応じて
それぞれ適当に設定すれば良い。

【００２７】次に、この基板ベース部２００の、基板凸
部側の全面に熱酸化処理によって、ＳｉＯ₂ 領域として
ＳｉＯ₂ 膜（第１絶縁膜）２０８を形成し、図３の
（Ｂ）に示すような構造体を得る。この熱酸化処理によ
って、残存したＳｉ単結晶部分を、残存ベース部２１
０、残存基板凸部２１２および２１４として、図中に示
す。この残存基板凸部の幅をＬ２で示してある。この実
施例では、熱酸化処理を、例えば、８５０℃〜１１００
℃の範囲内の適当な温度で、基板凸部２０２および２０
４の幅が残存基板凸部２１２および２１４の幅Ｌ２とな
るに必要な適当な時間だけ行なうのが良い。通常、Ｓｉ
の熱酸化により、ＳｉＯ₂ 膜の膜厚の４０％程度に相当
する厚さのＳｉ層が反応によって減少することが知られ
ている。従って、上述したように、最初の基板凸部２０
２および２０４の形成のためのレジストパターンの寸法
と、この熱酸化処理時間を制御することで、Ｌ２の幅を
正確に形成出来る。なお、この実施例では、一例とし
て、このＬ２の値を０．０５〜０．２μｍ程度の範囲内
の適当な値にするのが良い。その結果、このＳｉＯ₂ 膜
２０８の膜厚は厚くなり、先のエッチングによってエッ
チング・ダメージを受けたＳｉ単結晶領域がＳｉＯ₂ に
変わる。従って、残存ベース部２１０、残存基板凸部２
１２および２１４はダメージがないＳｉ単結晶領域とな
っている。

【００２８】次に、従来周知のホトリソ・エッチング工
程を適用して、ＳｉＯ₂ 膜、すなわち、ＳｉＯ₂ 領域２
０８のパターニングを行なって、主として２つの残存基
板凸部２１２および２１４の間にＳｉＯ₂ 膜を部分的
に、ＳｉＯ₂ 膜パターン２１６として、残存させる。こ
の実施例では、それぞれの残存基板凸部２１２および２
１４の頂部の一部分に達するところまで残存させてあ
る。その結果、これら残存基板凸部２１２および２１４
の互いに対向している側面２１２ｂおよび２１４ｂに絶
縁膜が形成され、それぞれの、反対側の側面２１２ａお
よび２１４ａは露出した側面となっている。ここでのエ
ッチングは、ドライエッチングでもウエットエッチング
でも良いが、好ましくは、エッチング・ダメージとの観
点からウエットエッチングで行なうのが良い。いずれに
しても、この際のダメージは、Ｓｉのドライエッチング
場合のダメージよりもかなり少ないため、このＳｉＯ₂
の除去により、残存基板凸部２１２および２１４の露出
した表面が、このエッチングによって、ＦＥＴの動作特
性に悪影響を与える程のダメージを受けることがない。

【００２９】このようにして、２つの残存基板凸部２１
２および２１４とＳｉＯ₂ パターン２１６とにより、第
１および第２の、２つのＳＯＩ構造２２０および２２２
が形成される。 ＜ＭＩＳＦＥＴの作り込みの実施例の説明＞次に、この
ようにして形成したＳｉ単結晶層である残存基板凸部２
１２および２１４を用いてＭＩＳＦＥＴを形成する例に
つき説明する。このＦＥＴは、Ｓｉの残存ベース部２１
０の上面に突出形成したＳｉの残存基板凸部２１２およ
び２１４のそれぞれの相対向する側面上にＳｉ酸化膜２
１６を有し、Ｓｉ酸化膜２１６とは反対側のそれぞれの
側面上にゲート酸化膜を有する構造のＭＩＳＦＥＴ型半
導体装置である。

【００３０】以下、通常のＭＯＳＦＥＴ形成と同様のセ
ルフアライン法によってＳＯＩ上にＭＯＳＦＥＴを形成
する。

【００３１】先ず、図３の（Ｃ）に示す残存ベース部２
１０の上面であって、残存基板凸部２１２および２１４
のそれぞれの下部に、適当な膜厚の第２絶縁膜２２８を
形成し、図４の（Ｂ）に示すような構造体を得る。この
ため、先ず第２絶縁膜の材料をＣＶＤ法によって、図３
の（Ｃ）に示した構造体の上側全面に、第２絶縁層２２
４を形成する。次に、レジスト等といった適当な、表面
平坦化の容易な材料を用いて、第２絶縁層２２４の上面
を平坦化層２２６で被覆し平坦面を形成する。このよう
にして得られた構造体を図４の（Ａ）に示す。この場
合、周知の通り、この第２絶縁層２２４および平坦化層
２２６の材料を、ＳｉおよびＳｉＯ₂ とはエッチングの
選択性があり、また、互いにエッチレイトを等しく出来
る材料とするのが良い。また、この実施例では、第２絶
縁膜２２８の材料をＳｉ−Ｎ（シリコン窒化）物とする
のが好適である。この実施例では、このＳｉ−Ｎ膜２２
８の膜厚を、後工程で行なわれる不純物拡散層の形成の
ためのイオン注入の際にマスクとして利用するため、Ｓ
ｉベース部２１０が損傷を受けないような膜厚、例えば
０．１μｍ程度とするが良い。次に、この平坦化層２２
６の上面から第２絶縁層および平坦化層とをエッチング
速度が等しい条件でエッチバックすることにより、Ｓｉ
−Ｎ膜の第２絶縁膜２２４を形成し、図４の（Ｂ）に示
す構造体を得る。

【００３２】次に、この構造体（図４の（Ｂ））に対し
て不活性ガス雰囲気中で、適当な酸化温度で、熱酸化処
理を行って、残存基板凸部２１２および２１４の露出し
ている側面の全面に絶縁膜として酸化膜例えばＳｉＯ₂
膜２３０および２３２を形成する。この酸化膜はＭＩＳ
ＦＥＴのゲート絶縁膜となるべき膜である。この実施例
では、熱酸化温度と時間とを適当に制御して、５〜２０
ｎｍ程度の膜厚の酸化膜２３０および２３２を形成す
る。その結果得られた構造体を図４の（Ｃ）に示す。

【００３３】次に、ＦＥＴの閾値を所望の値に制御する
ための、従来用いられている適当な不純物を、残存基板
凸部２１２および２１４に導入する。この導入方法およ
び同入量は、従来周知の方法および設計に応じた適切な
量で行なえば良い。なお、この不純物の導入は、酸化膜
２３０および２３２の形成前に適当な方法で行なっても
良い。

【００３４】次に、リン（Ｐ）を１０²⁰（１０の２０
乗）ｃｍ^-3（ｃｍのマイナス３乗）程度の濃度で含有す
るｎ⁺ ポリシリコン層（図示せず）を図４の（Ｃ）の構
造体の上側全面に設ける。このポリシリコン（ポリＳ
ｉ）層を通常のＣＶＤ法で成膜し、その膜厚を、配線層
として適当な膜厚、例えば、３０００Ａ°程度とする。
なお、このポリＳｉ層の成膜方法および膜厚は、設計に
応じた適当な方法および膜厚に変えることが出来る。次
に、従来周知のホトリソエッチング技術を用いて、この
ポリシリコン層と酸化膜２３０および２３２とをパター
ンニングすることによって、ゲート電極２３４および２
３６とゲート絶縁膜２３８および２４０を形成する。そ
の結果得られた構造体を図５の（Ａ）に示す。

【００３５】次に、図５の（Ａ）の構造体の、不純物導
入済みの残存基板凸部２１２および２１４に対して、個
別に、斜め上方から適当な角度、例えば、基板面に対し
て４５度の入射角で不純物イオンの注入を行い、しかる
後、アニールを行って、これらの凸部２１２および２１
４の領域のうち、この凸部の延在方向の一部分の領域で
あって、その高さ方向の全面のチャネル領域２４２およ
び２４４を除き、このチャネル領域の両側の領域を、ソ
ース・ドレイン不純物拡散層２５４および２５６に変
え、ＭＯＳＦＥＴの主要部を完成する（図５の（Ｂ）お
よび図６）。このイオン注入は、同一のイオンを用い
て、回転させながら行っても良いし、あるいは、凸部２
１２および２１４に対して、異なるイオンを注入するよ
うにして、それぞれに反対導電型のチャネルを形成する
ようにしても良い。

【００３６】その後、通常の技術を用いて、ソース電極
２４６および２４８とびドレイン電極２５０および２５
２と所要の配線（図示せず。）を形成する。このように
して得られたＭＯＳＦＥＴの構造体の要部の外観を図６
に概略的な斜視図として示してある。

【００３７】この発明は、上述した実施例に限定される
ものではなく、多くの変形および変更をなし得ること明
らかである。例えば、特に限定しなかった各種の条件
は、従来半導体技術分野で通常用いられている条件で実
施すれば良い。

【００３８】また、上述した実施例では、ＳＯＩ構造を
１つまたは２つ構成した例につき説明したが、同一のＳ
ｉウエハに多数設けて、高集積化を図ることが出来るこ
とはもとより、それぞれの残存基板凸部に多数のＦＥＴ
を作り込むようにしてさらに高集積化を図ることも可能
である。

【００３９】

【発明の効果】上述したこの発明によるＭＩＳ型半導体
装置の製造方法によれば、Ｓｉ単結晶基板から、先ず、
基板ベース部および基板凸部を具える基板構造体を形成
し、然る後、熱酸化処理で、基板構造体の上側表面にＳ
ｉＯ₂ 領域を形成する。このＳｉＯ₂ 領域の形成により
残存した、Ｓｉ単結晶からなる残存基板凸部とこのＳｉ
Ｏ₂ 領域とでＳＯＩ構造を構成する。従って、この残存
基板凸部はチャネル領域となるので、その幅を出来るだ
け設計通りに形成することが重要であるが、この発明で
は、アライメント精度が問題となるホトリソグラフィー
技術を用いずに、上述した基板凸部形成のためのレジス
トパターンの寸法制御および熱酸化時間の制御によっ
て、残存基板凸部を形成するので、これを精度良く、し
かも、簡単容易に形成することが出来る。

【００４０】また、この発明では、Ｓｉ単結晶の基板凸
部の、ダメージを受けている表面領域を熱酸化によって
ＳｉＯ₂ 領域に変えて、ダメージの無い残りのＳｉ単結
晶部分をＦＥＴを作り込むための領域として残存させて
いる。従って、このＳＯＩ構造のＳｉ単結晶層には結晶
欠陥を生じることがない。よって、このＳｉ単結晶層を
用いて形成したＦＥＴは、従来のＦＥＴよりも高信頼性
を有し、しかも、高性能を有する。

【００４１】従って、この発明によって得られたＳＯＩ
構造を用いて半導体装置を構成すれば、従来よりも簡易
な工程で、制御性良く、しかも、高集積度でＭＩＳ型半
導体装置を製造することが出来る。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｃ）は、この発明のＭＩＳ型半導体
装置の製造方法の要旨の説明に供する製造工程図であ
る。

【図２】（Ａ）〜（Ｃ）は、従来のＭＩＳ型半導体装
置、特にＳＯＩトランジスタの構造および製法の説明に
供する工程図である。

【図３】（Ａ）〜（Ｃ）は、この発明のＭＩＳ型半導体
装置、特に、ＭＯＳＦＥＴの製造工程の一部分を示す工
程図である。

【図４】（Ａ）〜（Ｃ）は、図３の続きの工程図であ
る。

【図５】（Ａ）〜（Ｃ）は、図４の続きの工程図であ
る。

【図６】図５の続きの工程で形成されたＭＩＳＦＥＴの
要部の外観の概略的斜視図である。

【符号の説明】 １００，２００：（Ｓｉ単結晶の）基板ベース部 １０２：（Ｓｉ単結晶の）基板凸部、 １０４，２０
６：基板構造体 １１０，２１２，２１４：残存基板凸部 １１０ａ，１１０ｂ，２１２ａ，２１２ｂ，２１４ａ，
２１４ｂ：側面 １１２，２１６：ＳｉＯ₂ 領域パターン １１４，２１０：残存ベース部 １２２，２３８，２４０：ゲート絶縁膜 １２４，２４２，２４４：チャネル領域 １２６，２３４，２３６：ゲート電極、 ２０２：第１
基板凸部 ２０４：第２基板凸部、 ２０８：Ｓｉ
Ｏ₂ 膜 ２２０，２２２：ＳＯＩ構造、 ２２４：第２
絶縁層 ２２６：平坦化層、 ２２８：第２
絶縁膜（Ｓｉ−Ｎ膜） ２３０，２３２：絶縁膜（酸化膜）， ２４６，２４
８：ソース電極 ２５０，２５２：ドレイン電極 ２５４，２５６：ソース・ドレイン不純物拡散領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】（ａ）Ｓｉ基板から、基板ベース部とこの
   基板ベース部から実質的に垂直に突出する薄い板状の基
   板凸部とを具える基板構造体を形成するドライエッチン
   グ工程と、 （ｂ）該基板構造体の、前記基板凸部側の全面に熱酸化
   処理によって二酸化珪素（ＳｉＯ₂ ）領域を形成する工
   程と、 （ｃ）前記熱処理後の残存基板凸部の一方の側面を除
   く、少なくとも他方側面側に、ＳｉＯ₂ 領域パターンを
   形成する選択的エッチング工程と、 （ｄ）前記残存基板凸部にチャネル領域を設け、該残存
   基板凸部の一方の側面側にゲート電極を少なくとも設け
   てＭＩＳ型電界効果トランジスタを作り込む工程とを含
   むことを特徴とするＭＩＳ型半導体装置の製造方法。
2. 【請求項２】 請求項１に記載の方法において、前記
   （ｃ）工程の後であって（ｄ）工程の前に、前記（ｃ）
   工程で露出した残存基板ベース部上にＳｉとＳｉＯ₂ と
   はエッチングの選択比が異なる絶縁膜を形成する工程を
   含むことを特徴とする方法。