JP2804539B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体基板上に半導体の柱を突設させ
て、半導体基板上に垂直方向にチャネルを有する縦型MO
S FETおよびその製造方法に関する。
て、半導体基板上に垂直方向にチャネルを有する縦型MO
S FETおよびその製造方法に関する。
（従来の技術） 第６図は、ダイジェスト・オブ・テクニカル・ペーパ
ーズ・シンポジューム・オン・ヴイエルエスアイ・テク
ノロジ（Digest of Technical Papers Symposium on VL
SI Technology）（1988）P23〜P24に開示される従来の
縦型MOS FETの構造を示すものである。この構造は、Si
基板の一部を残して他の部分をドライエッチングで除去
することにより、Si基板１上にSi柱２を突設させて、こ
れをMOS FETのチャネル領域とする。また、このSi柱２
の上部および、Si柱２と接しているSi基板１の周辺部に
高濃度不純物層３を形成して、これをソース・ドレイン
領域とする。さらに、Si柱２の側面部にゲート酸化膜４
を形成した後、その周囲に低抵抗多結晶Si5を形成し
て、これをゲート電極とする。
ーズ・シンポジューム・オン・ヴイエルエスアイ・テク
ノロジ（Digest of Technical Papers Symposium on VL
SI Technology）（1988）P23〜P24に開示される従来の
縦型MOS FETの構造を示すものである。この構造は、Si
基板の一部を残して他の部分をドライエッチングで除去
することにより、Si基板１上にSi柱２を突設させて、こ
れをMOS FETのチャネル領域とする。また、このSi柱２
の上部および、Si柱２と接しているSi基板１の周辺部に
高濃度不純物層３を形成して、これをソース・ドレイン
領域とする。さらに、Si柱２の側面部にゲート酸化膜４
を形成した後、その周囲に低抵抗多結晶Si5を形成し
て、これをゲート電極とする。
このような構造の縦型MOS FETは、高いトランスコン
ダクタンスgmが得られ、かつストレス試験によるgmの劣
化が抑えられる利点がある。特に高いgmは、Si柱２の幅
Lsが狭くなった時に顕著になる。
ダクタンスgmが得られ、かつストレス試験によるgmの劣
化が抑えられる利点がある。特に高いgmは、Si柱２の幅
Lsが狭くなった時に顕著になる。
（発明が解決しようとする課題） しかしながら、上記のような従来の縦型MOS FETで
は、Si基板をトライエッチングでエッチングしてSi柱２
を形成しているため、Si柱２の側面（ゲート部）に大き
なダメージが生じる問題点がある。このダメージは、高
温の熱処理により回復するが、すべてを取り除くことは
できず、欠陥の原因となる。そして、Si柱２側面（ゲー
ト部）の欠陥は、素子特性に大きな影響を与えることに
なる。
は、Si基板をトライエッチングでエッチングしてSi柱２
を形成しているため、Si柱２の側面（ゲート部）に大き
なダメージが生じる問題点がある。このダメージは、高
温の熱処理により回復するが、すべてを取り除くことは
できず、欠陥の原因となる。そして、Si柱２側面（ゲー
ト部）の欠陥は、素子特性に大きな影響を与えることに
なる。
また、上記従来の縦型MOS FETでは、Si柱２の柱Lsを
小さくした場合、Si柱２上部の高濃度不純物層３と外部
への引出し線とのコンタクトが非常に困難になるという
問題点もあった。
小さくした場合、Si柱２上部の高濃度不純物層３と外部
への引出し線とのコンタクトが非常に困難になるという
問題点もあった。
この発明は、以上述べた半導体の柱の側面部でのダメ
ージの発生を防止し、かつその半導体の柱の上部に形成
されるソース・ドレインの一方の領域と外部への引出し
線のコンタクトを、半導体の柱の幅が狭くなっても容易
に行える縦型MOS FETおよびその製造方法を提供するこ
とを目的とする。
ージの発生を防止し、かつその半導体の柱の上部に形成
されるソース・ドレインの一方の領域と外部への引出し
線のコンタクトを、半導体の柱の幅が狭くなっても容易
に行える縦型MOS FETおよびその製造方法を提供するこ
とを目的とする。
（課題を解決するための手段） この発明は、半導体基板上に半導体の柱を突設させた
縦型MOS FETにおいて、前記半導体の柱をＴ形に形成
し、その上端の平板部分にソース・ドレインの一方の領
域を形成するものである。
縦型MOS FETにおいて、前記半導体の柱をＴ形に形成
し、その上端の平板部分にソース・ドレインの一方の領
域を形成するものである。
また、そのような縦型MOS FETを製造するため、次の
ような製造方法とする。すなわち、半導体基板上に酸化
膜を形成し、その酸化膜に穴を開け、その穴に半導体を
堆積させ、さらに前記酸化膜の表面上に半導体を堆積さ
せて、Ｔ形の半導体の柱を形成する。その後、前記酸化
膜を除去する。その後、前記Ｔ形の半導体の柱上端の平
板部分にソース・ドレインの一方の領域を形成する。
ような製造方法とする。すなわち、半導体基板上に酸化
膜を形成し、その酸化膜に穴を開け、その穴に半導体を
堆積させ、さらに前記酸化膜の表面上に半導体を堆積さ
せて、Ｔ形の半導体の柱を形成する。その後、前記酸化
膜を除去する。その後、前記Ｔ形の半導体の柱上端の平
板部分にソース・ドレインの一方の領域を形成する。
（作 用） 上記この発明においては、半導体の柱をＴ形に形成
し、その上端の平板部分にソース・ドレインの一方の領
域を形成している。この構造によれば、Ｔ形の半導体の
柱の柱部分の幅が小さくなっても、周囲に広がった上端
の平板部分によりソース・ドレインの一方の領域の面積
を大きく確保できる。したがって、外部への引出し線と
のコンタクトも容易になる。
し、その上端の平板部分にソース・ドレインの一方の領
域を形成している。この構造によれば、Ｔ形の半導体の
柱の柱部分の幅が小さくなっても、周囲に広がった上端
の平板部分によりソース・ドレインの一方の領域の面積
を大きく確保できる。したがって、外部への引出し線と
のコンタクトも容易になる。
また、酸化膜に形成した穴に半導体を堆積させて半導
体の柱を形成する方法によれば、ドライエッチングでエ
ッチングして柱とする場合のように柱の側面にダメージ
を与えることなく、半導体の柱を形成することができ
る。
体の柱を形成する方法によれば、ドライエッチングでエ
ッチングして柱とする場合のように柱の側面にダメージ
を与えることなく、半導体の柱を形成することができ
る。
（実施例） 以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の縦型MOS FETの第１の実施例を示
し、（ａ）は要部の平面図、（ｂ）は全体の断面図であ
る。この図において、11はSi基板で、表面には酸化膜1
2,窒化膜13がこの順で積層形成される。そして、窒化膜
13上には多結晶Siパターン14が形成されており、この多
結晶パターン14の一端側は、ｎ型不純物が高濃度にドー
プされてソース領域15となっている。一方、多結晶Siパ
ターン14の他端側上面からは、チャネル領域となる多結
晶Si柱16が上方に突設される。この多結晶Si柱16はＴ形
に形成され、上端の平板部分はｎ形不純物が高濃度にド
ープされてドレイン領域17となっている。また、このＴ
形多結晶Si柱16の柱部側面および平板部分下面、ならび
に前記多結晶Siパターン14の必要部分の表面には薄い酸
化膜（ゲート酸化膜）18が形成される。さらに、この酸
化膜18を挟んで多結晶Si柱16の柱部側面には多結晶Siに
よってゲート電極19が形成されており、このゲート電極
19は前記多結晶Siパターン14の他端側上を経て窒化膜13
上にゲート電極の引出し部として延在する。そして、こ
のゲート電極19や前記多結晶Si柱16などの全体が中間絶
縁膜20で覆われており、この中間絶縁膜20には前記ソー
ス領域15,ドレイン領域17,ゲート電極19の引出し部上で
コンタクト孔21が開けられる。そして、この各コンタク
ト孔21を通してソース領域15,ドレイン領域17およびゲ
ート電極19にはAlからなる引出し配線22が接続される。
し、（ａ）は要部の平面図、（ｂ）は全体の断面図であ
る。この図において、11はSi基板で、表面には酸化膜1
2,窒化膜13がこの順で積層形成される。そして、窒化膜
13上には多結晶Siパターン14が形成されており、この多
結晶パターン14の一端側は、ｎ型不純物が高濃度にドー
プされてソース領域15となっている。一方、多結晶Siパ
ターン14の他端側上面からは、チャネル領域となる多結
晶Si柱16が上方に突設される。この多結晶Si柱16はＴ形
に形成され、上端の平板部分はｎ形不純物が高濃度にド
ープされてドレイン領域17となっている。また、このＴ
形多結晶Si柱16の柱部側面および平板部分下面、ならび
に前記多結晶Siパターン14の必要部分の表面には薄い酸
化膜（ゲート酸化膜）18が形成される。さらに、この酸
化膜18を挟んで多結晶Si柱16の柱部側面には多結晶Siに
よってゲート電極19が形成されており、このゲート電極
19は前記多結晶Siパターン14の他端側上を経て窒化膜13
上にゲート電極の引出し部として延在する。そして、こ
のゲート電極19や前記多結晶Si柱16などの全体が中間絶
縁膜20で覆われており、この中間絶縁膜20には前記ソー
ス領域15,ドレイン領域17,ゲート電極19の引出し部上で
コンタクト孔21が開けられる。そして、この各コンタク
ト孔21を通してソース領域15,ドレイン領域17およびゲ
ート電極19にはAlからなる引出し配線22が接続される。
以上のような縦型MOS FETは第２図（ａ）〜（ｆ）
（この発明の製造方法の第１の実施例）に示すようにし
て製造される。
（この発明の製造方法の第１の実施例）に示すようにし
て製造される。
まず、Si基板11上に酸化膜12を約1000Å程度熱酸化に
より形成する。さらに、窒化膜13をCVD法により200Å程
度酸化膜12上に形成する。さらにこの窒化膜13上にこれ
もCVD法により多結晶Siを形成し、この多結晶Siをホト
リソ・エッチングでパターニングすることにより、多結
晶Siパターン14を形成する。この多結晶Siパターン14が
後にソース領域および多結晶Si柱の基部となる。次に酸
化膜31をCVD法により多結晶Siパターン14および窒化膜1
3を全面をおおうように形成する。この酸化膜31の膜厚
は、形成するMOS FETのチャネル長となるため１μｍ程
度とする。（第２図（ａ）） 次に、前記酸化膜31の一部にホトリソ・エッチング技
術を用いて多結晶Siパターン14に達する穴32を形成す
る。穴32の位置は、多結晶Siパターン14の他端側上の一
部とする。この穴32を形成後、LPCVD法により穴32およ
び酸化膜31上の全面に多結晶Siを形成し、穴32の中およ
び、穴32の周辺部を除き除去する。これによりＴ形の多
結晶Si柱16が形成される。（第２図（ｂ）） 次に、前記酸化膜31をフッ酸により全面除去する。こ
のとき、多結晶Si柱16,多結晶Siパターン14および窒化
膜13はフッ酸によりほとんどエッチングされないので残
る。そして、以上により多結晶Si柱の形成にドライエッ
チングを用いることなく、Ｔ形の多結晶Si柱16が多結晶
Siパターン14上に突設した構造が完成する。ドライエッ
チングを使用しないことにより、多結晶Si柱16にはダメ
ージは導入されない。
より形成する。さらに、窒化膜13をCVD法により200Å程
度酸化膜12上に形成する。さらにこの窒化膜13上にこれ
もCVD法により多結晶Siを形成し、この多結晶Siをホト
リソ・エッチングでパターニングすることにより、多結
晶Siパターン14を形成する。この多結晶Siパターン14が
後にソース領域および多結晶Si柱の基部となる。次に酸
化膜31をCVD法により多結晶Siパターン14および窒化膜1
3を全面をおおうように形成する。この酸化膜31の膜厚
は、形成するMOS FETのチャネル長となるため１μｍ程
度とする。（第２図（ａ）） 次に、前記酸化膜31の一部にホトリソ・エッチング技
術を用いて多結晶Siパターン14に達する穴32を形成す
る。穴32の位置は、多結晶Siパターン14の他端側上の一
部とする。この穴32を形成後、LPCVD法により穴32およ
び酸化膜31上の全面に多結晶Siを形成し、穴32の中およ
び、穴32の周辺部を除き除去する。これによりＴ形の多
結晶Si柱16が形成される。（第２図（ｂ）） 次に、前記酸化膜31をフッ酸により全面除去する。こ
のとき、多結晶Si柱16,多結晶Siパターン14および窒化
膜13はフッ酸によりほとんどエッチングされないので残
る。そして、以上により多結晶Si柱の形成にドライエッ
チングを用いることなく、Ｔ形の多結晶Si柱16が多結晶
Siパターン14上に突設した構造が完成する。ドライエッ
チングを使用しないことにより、多結晶Si柱16にはダメ
ージは導入されない。
次に多結晶Siパターン14および多結晶Si柱16の全表面
に薄い酸化膜18を熱酸化法により形成する。これは、MO
S FETのゲート酸化膜となる。その後、ゲート電極とな
る低抵抗のゲート多結晶Si33を全面に形成する。（第２
図（ｃ）） 次に、前記ゲート多結晶Si33をエッチングして、Ｔ形
多結晶Si柱16の柱部側面および多結晶Siパターン14上の
必要部分ならびに窒化膜13上の必要部分にのみゲート多
結晶Si33を残すことにより、電極引出し部が一体に設け
られたゲート電極19を形成する。続いて酸化膜18もエッ
チングし、該酸化膜18を必要部分にのみ残す。このエッ
チング時、Ｔ形多結晶Si柱16の柱部側面部分は、同多結
晶Si柱16の上端平板部分の鍔部により影となるので、エ
ッチング法として異方性エッチングを用いることによ
り、この部分にゲート多結晶Si33をマスクなしで残すこ
とができる。マスクは、ゲート電極の電極引出し部分の
みに設けるだけで所定形状のゲート電極19を形成するこ
とができる。このエッチング後、イオン注入法によりリ
ンもしくはヒ素の不純物をＴ形多結晶Si柱16の上端平板
部分および多結晶Siパターン14の一端側部分に注入する
ことにより、上記平板部分をn+のドレイン領域17、上記
一端側部分をn+のソース領域15とする。（第２図
（ｄ）） 次に、中間絶縁膜20を全面に形成する（第２図
（ｅ））。その後、中間絶縁膜20にソース領域15,ドレ
イン領域17およびゲート電極19の電極引出し部上でコン
タクト孔21を形成し、さらにそのコンタクト孔21を通し
て前記各領域15,17および電極引出し部に接続される引
出し配線22をAlで形成する（第２図（ｆ））。この時、
Ｔ形多結晶Si柱16の柱部分の幅が小さくても、その周囲
に広がった上端の平板部分によりドレイン領域17の面積
が大きく確保されているので、該ドレイン領域17と引出
し配線22とのコンタクトは容易となる。以上で第１図の
縦型MOS FETが完成する。
に薄い酸化膜18を熱酸化法により形成する。これは、MO
S FETのゲート酸化膜となる。その後、ゲート電極とな
る低抵抗のゲート多結晶Si33を全面に形成する。（第２
図（ｃ）） 次に、前記ゲート多結晶Si33をエッチングして、Ｔ形
多結晶Si柱16の柱部側面および多結晶Siパターン14上の
必要部分ならびに窒化膜13上の必要部分にのみゲート多
結晶Si33を残すことにより、電極引出し部が一体に設け
られたゲート電極19を形成する。続いて酸化膜18もエッ
チングし、該酸化膜18を必要部分にのみ残す。このエッ
チング時、Ｔ形多結晶Si柱16の柱部側面部分は、同多結
晶Si柱16の上端平板部分の鍔部により影となるので、エ
ッチング法として異方性エッチングを用いることによ
り、この部分にゲート多結晶Si33をマスクなしで残すこ
とができる。マスクは、ゲート電極の電極引出し部分の
みに設けるだけで所定形状のゲート電極19を形成するこ
とができる。このエッチング後、イオン注入法によりリ
ンもしくはヒ素の不純物をＴ形多結晶Si柱16の上端平板
部分および多結晶Siパターン14の一端側部分に注入する
ことにより、上記平板部分をn+のドレイン領域17、上記
一端側部分をn+のソース領域15とする。（第２図
（ｄ）） 次に、中間絶縁膜20を全面に形成する（第２図
（ｅ））。その後、中間絶縁膜20にソース領域15,ドレ
イン領域17およびゲート電極19の電極引出し部上でコン
タクト孔21を形成し、さらにそのコンタクト孔21を通し
て前記各領域15,17および電極引出し部に接続される引
出し配線22をAlで形成する（第２図（ｆ））。この時、
Ｔ形多結晶Si柱16の柱部分の幅が小さくても、その周囲
に広がった上端の平板部分によりドレイン領域17の面積
が大きく確保されているので、該ドレイン領域17と引出
し配線22とのコンタクトは容易となる。以上で第１図の
縦型MOS FETが完成する。
なお、以上はｎチャネルMOS FETについて説明を行っ
たが、ソース・ドレイン形成のイオン種および多結晶Si
柱16の導電型を適当に選ぶことによりｐチャネルMOS FE
Tも容易に形成できる。
たが、ソース・ドレイン形成のイオン種および多結晶Si
柱16の導電型を適当に選ぶことによりｐチャネルMOS FE
Tも容易に形成できる。
また、多結晶Si柱16の導電型は通常はソース・ドレイ
ン領域15,17と反対導電型（ｎチャネルMOS FETの場合は
ｐ型）とするが、このタイプのMOS FETにおいては、ソ
ース・ドレイン領域より低濃度の同一導電型とすること
もできる。同一導電型の場合は、多結晶Si柱16の柱部全
体がチャネル領域となる。反対導電型の場合は、ゲート
電極の引出し部側を除く柱部三面がチャネルとなる。
ン領域15,17と反対導電型（ｎチャネルMOS FETの場合は
ｐ型）とするが、このタイプのMOS FETにおいては、ソ
ース・ドレイン領域より低濃度の同一導電型とすること
もできる。同一導電型の場合は、多結晶Si柱16の柱部全
体がチャネル領域となる。反対導電型の場合は、ゲート
電極の引出し部側を除く柱部三面がチャネルとなる。
また、以上は、多結晶Si柱16の上端平板部分をドレイ
ン領域、多結晶Siパターン14の一端側部分をソース領域
としたが、ソース・ドレインの関係が逆であると考える
こともできる。
ン領域、多結晶Siパターン14の一端側部分をソース領域
としたが、ソース・ドレインの関係が逆であると考える
こともできる。
第３図はこの発明の縦型MOS FETの第２の実施例を示
す。この第２の実施例では、厚い素子分離酸化膜41によ
って基板面がフィールド領域とアクティブ領域に分けら
れたSi基板42のアクティブ領域から突設させてＴ形のSi
柱43が設けられる。また、前記Si基板42のアクティブ領
域内にソース領域15が形成される。その他は第１図の第
１の実施例と同様であり、同一部分は同一符号を付して
その説明を省略する。ただし、ゲート電極19の電極引出
し部は、下地構造の違いにより、基板42の表面上を経て
素子分離酸化膜41（表面に窒化膜44が形成される）上に
延在している。
す。この第２の実施例では、厚い素子分離酸化膜41によ
って基板面がフィールド領域とアクティブ領域に分けら
れたSi基板42のアクティブ領域から突設させてＴ形のSi
柱43が設けられる。また、前記Si基板42のアクティブ領
域内にソース領域15が形成される。その他は第１図の第
１の実施例と同様であり、同一部分は同一符号を付して
その説明を省略する。ただし、ゲート電極19の電極引出
し部は、下地構造の違いにより、基板42の表面上を経て
素子分離酸化膜41（表面に窒化膜44が形成される）上に
延在している。
この第２の実施例の縦型MOS FETの製造方法は、第１
の実施例と大きくは変わらない。変わった点は、素子分
離酸化膜41の形成と、Si柱43の形成法である。素子分離
酸化膜41は通常のLOCOS法により形成する。また、Si柱4
3は、前記素子分離酸化膜41およびその表面の窒化膜44
形成後、第１の実施例と同様に基板42上の全面に酸化膜
31を形成し、この酸化膜31に穴32を開けた後、第４図に
示すように、酸化膜31の穴32の底部（基板面）から穴32
内に次第に厚くSi43aをエピタキシャル成長させ、穴32
を埋め終ったら続いて酸化膜31の表面上に次第に広く所
定領域にSi43aを成長させて形成するか、第５図
（ａ），（ｂ）に示すように酸化膜31の穴32内と酸化膜
31の表面上に均一に次第に厚くアモルファスSi43bを堆
積させ、穴32を埋め、その後、Si基板42との界面からア
モルファスSi43bを固相エピタキシャル成長（単結晶
化）させ、さらに酸化膜31の表面上のSiをパターニング
して形成する。この２つの方法のうち、選択エピタキシ
ャル成長を使用した第４図の方法によれば、酸化膜31の
表面上の必要領域のみにSiを堆積できるので、ホトリソ
・エッチング工程を省略してＴ形のSi柱43を形成するこ
とができる。
の実施例と大きくは変わらない。変わった点は、素子分
離酸化膜41の形成と、Si柱43の形成法である。素子分離
酸化膜41は通常のLOCOS法により形成する。また、Si柱4
3は、前記素子分離酸化膜41およびその表面の窒化膜44
形成後、第１の実施例と同様に基板42上の全面に酸化膜
31を形成し、この酸化膜31に穴32を開けた後、第４図に
示すように、酸化膜31の穴32の底部（基板面）から穴32
内に次第に厚くSi43aをエピタキシャル成長させ、穴32
を埋め終ったら続いて酸化膜31の表面上に次第に広く所
定領域にSi43aを成長させて形成するか、第５図
（ａ），（ｂ）に示すように酸化膜31の穴32内と酸化膜
31の表面上に均一に次第に厚くアモルファスSi43bを堆
積させ、穴32を埋め、その後、Si基板42との界面からア
モルファスSi43bを固相エピタキシャル成長（単結晶
化）させ、さらに酸化膜31の表面上のSiをパターニング
して形成する。この２つの方法のうち、選択エピタキシ
ャル成長を使用した第４図の方法によれば、酸化膜31の
表面上の必要領域のみにSiを堆積できるので、ホトリソ
・エッチング工程を省略してＴ形のSi柱43を形成するこ
とができる。
（発明の効果） 以上詳細に説明したようにこの発明によれば、半導体
の柱をＴ形に形成し、その上端の平板部分にソース・ド
レインの一方の領域を形成するので、Ｔ形の半導体の柱
の柱部分の幅が小さくなっても、周囲に広がった上端の
平板部分によりソース・ドレインの一方の領域の面積を
大きく確保でき、したがって外部への引出し線とのコン
タクトを容易にできる。
の柱をＴ形に形成し、その上端の平板部分にソース・ド
レインの一方の領域を形成するので、Ｔ形の半導体の柱
の柱部分の幅が小さくなっても、周囲に広がった上端の
平板部分によりソース・ドレインの一方の領域の面積を
大きく確保でき、したがって外部への引出し線とのコン
タクトを容易にできる。
また、この発明によれば、酸化膜に形成した穴に半導
体を堆積させて半導体の柱を形成するようにしたので、
従来のドライエッチングでエッチングして柱とする場合
のように柱の側面にダメージを与えることを防止でき
る。したがって、柱の側面（ゲート部）に欠陥が生じる
ことがなく、素子特性を向上させることができる。
体を堆積させて半導体の柱を形成するようにしたので、
従来のドライエッチングでエッチングして柱とする場合
のように柱の側面にダメージを与えることを防止でき
る。したがって、柱の側面（ゲート部）に欠陥が生じる
ことがなく、素子特性を向上させることができる。
第１図はこの発明の縦型MOS FETの第１の実施例を示す
平面図および断面図、第２図はこの発明の縦型MOS FET
の製造方法の第１の実施例を示す工程断面図、第３図は
この発明の縦型MOS FETの第２の実施例を示す断面図、
第４図はこの発明の第２の実施例におけるSi柱の形成方
法の第１の例を示す断面図、第５図はこの発明の第２の
実施例におけるSi柱の形成方法の第２の例を示す断面
図、第６図は従来の縦型MOS FETの断面図である。 11……Si基板、16……多結晶Si柱、17……ドレイン領
域、31……酸化膜、32……穴、42……Si基板、43……Si
柱、43a……Si、43b……アモルファスSi。
平面図および断面図、第２図はこの発明の縦型MOS FET
の製造方法の第１の実施例を示す工程断面図、第３図は
この発明の縦型MOS FETの第２の実施例を示す断面図、
第４図はこの発明の第２の実施例におけるSi柱の形成方
法の第１の例を示す断面図、第５図はこの発明の第２の
実施例におけるSi柱の形成方法の第２の例を示す断面
図、第６図は従来の縦型MOS FETの断面図である。 11……Si基板、16……多結晶Si柱、17……ドレイン領
域、31……酸化膜、32……穴、42……Si基板、43……Si
柱、43a……Si、43b……アモルファスSi。
Claims (9)
- 【請求項１】表面に絶縁層が形成された半導体基板と、 前記絶縁層上に形成された第１の部分と、前記第１の部
分よりも断面積の大きい第２の部分を前記第１の部分上
に備えた半導体の柱と、 前記柱の側壁に絶縁膜を介して配置された導電層と、 前記絶縁層上であり、かつ前記柱の前記第１の部分から
連続する領域に形成された不純物の拡散された半導体領
域と、 前記柱の前記第２の部分に形成された不純物拡散領域
と、 を有することを特徴とする半導体装置。 - 【請求項２】前記半導体の柱は、多結晶シリコンである
ことを特徴とする請求項１項記載の半導体装置。 - 【請求項３】厚い酸化膜により囲まれた素子領域を有す
る半導体基板と、 前記半導体基板と接続して形成される第１の部分と、前
記第１の部分よりも断面積の大きい第２の部分を前記第
１の部分上に備えた前記素子領域内に形成された半導体
の柱と、 前記柱の前記上部に形成された第１の不純物拡散領域
と、 前記柱の近傍の前記半導体基板内に形成された第２の不
純物拡散領域と、 前記柱の側面に絶縁膜を介して設けられた導電層と、 を有することを特徴とする半導体装置。 - 【請求項４】半導体基板上に第１の絶縁層を形成する工
程と、 前記第１の絶縁層上に第１の半導体層を形成する工程
と、 前記第１の半導体層上に第２の絶縁層を形成し、前記第
１の半導体層が露出する開孔部を形成する工程と、 前記開孔部内および、前記第２の絶縁層上部のこの開孔
部の周囲に前記第１の半導体層と接続される第２の半導
体層を形成する工程と、 前記第２の絶縁層を除去する工程と、 前記第２の半導体層の側面に第３の絶縁層を熱酸化によ
り形成し、この第３の絶縁層を介して導電層を形成する
工程と、 前記第２の半導体層の上部および、前記第１の半導体層
の前記第２の半導体層と重ならない領域に不純物拡散層
を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】前記第１、第２の半導体層は、多結晶シリ
コンであることを特徴とする請求項４項記載の半導体装
置の製造方法。 - 【請求項６】前記第１の絶縁層は酸化膜と窒化膜との積
層膜であることを特徴とする請求項４項記載の半導体装
置の製造方法。 - 【請求項７】半導体基板上に厚い絶縁膜で囲まれた素子
領域を形成する工程と、 前記素子領域に開孔部を有するマスク層を形成する工程
と、 前記開孔部内および、前記マスク層上部のこの開孔部の
周囲に前記半導体基板と接続される半導体層を形成する
工程と、 前記マスク層を除去する工程と、 前記半導体層の側面に熱酸化により絶縁層を形成し、こ
の絶縁層を介して導電層を形成する工程と、 前記素子領域の前記半導体層と重ならない領域および、
前記半導体層の上部に不純物拡散層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項８】前記半導体層は、エピタキシャル成長によ
り選択的に前記開孔部内に形成することを特徴とする請
求項７項記載の半導体装置の製造方法。 - 【請求項９】前記半導体層は、アモルファスシリコンを
堆積させ、前記半導体基板との界面から固相エピタキシ
ャル成長させて形成することを特徴とする請求項７項記
載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250779A JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
| US07/588,574 US5136350A (en) | 1989-09-28 | 1990-09-26 | Semiconductor mosfet having a projecting T-shaped portion |
| KR1019900015247A KR100217495B1 (ko) | 1989-09-28 | 1990-09-26 | T형의 반도체 돌출부를 가지는 mosfet와 그 제조방법 |
| US07/775,444 US5155054A (en) | 1989-09-28 | 1991-10-15 | Method of manufacturing a semiconductor MOSFET having a projection T-shaped semiconductor portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250779A JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114233A JPH03114233A (ja) | 1991-05-15 |
| JP2804539B2 true JP2804539B2 (ja) | 1998-09-30 |
Family
ID=17212921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250779A Expired - Fee Related JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5136350A (ja) |
| JP (1) | JP2804539B2 (ja) |
| KR (1) | KR100217495B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104157686A (zh) * | 2014-08-11 | 2014-11-19 | 北京大学 | 一种环栅场效应晶体管及其制备方法 |
| CN104201195B (zh) * | 2014-08-27 | 2017-02-15 | 北京大学 | 一种无结场效应晶体管及其制备方法 |
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| US5324673A (en) * | 1992-11-19 | 1994-06-28 | Motorola, Inc. | Method of formation of vertical transistor |
| US5430315A (en) * | 1993-07-22 | 1995-07-04 | Rumennik; Vladimir | Bi-directional power trench MOS field effect transistor having low on-state resistance and low leakage current |
| DE4327132C2 (de) * | 1993-08-12 | 1997-01-23 | Siemens Ag | Dünnfilmtransistor und Verfahren zu dessen Herstellung |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5705405A (en) * | 1994-09-30 | 1998-01-06 | Sgs-Thomson Microelectronics, Inc. | Method of making the film transistor with all-around gate electrode |
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| US5949700A (en) * | 1998-05-26 | 1999-09-07 | International Business Machines Corporation | Five square vertical dynamic random access memory cell |
| US6197641B1 (en) * | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
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| FR2810792B1 (fr) * | 2000-06-22 | 2003-07-04 | Commissariat Energie Atomique | Transistor mos vertical a grille enterree et procede de fabrication de celui-ci |
| US7388258B2 (en) * | 2003-12-10 | 2008-06-17 | International Business Machines Corporation | Sectional field effect devices |
| JP4768557B2 (ja) * | 2006-09-15 | 2011-09-07 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
| CN101897008B (zh) * | 2007-12-12 | 2012-03-28 | 新加坡优尼山帝斯电子私人有限公司 | 半导体器件 |
| US20100187601A1 (en) * | 2007-12-12 | 2010-07-29 | Fujio Masuoka | Semiconductor device |
| KR100994710B1 (ko) * | 2007-12-21 | 2010-11-17 | 주식회사 하이닉스반도체 | 수직채널트랜지스터의 제조 방법 |
| JP5317343B2 (ja) * | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8188537B2 (en) | 2008-01-29 | 2012-05-29 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| WO2009095997A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置およびその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
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-
1989
- 1989-09-28 JP JP1250779A patent/JP2804539B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-26 US US07/588,574 patent/US5136350A/en not_active Expired - Lifetime
- 1990-09-26 KR KR1019900015247A patent/KR100217495B1/ko not_active IP Right Cessation
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| CN104157686A (zh) * | 2014-08-11 | 2014-11-19 | 北京大学 | 一种环栅场效应晶体管及其制备方法 |
| CN104157686B (zh) * | 2014-08-11 | 2017-02-15 | 北京大学 | 一种环栅场效应晶体管及其制备方法 |
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| JPH03114233A (ja) | 1991-05-15 |
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