JPH0770716B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0770716B2 JPH0770716B2 JP63026962A JP2696288A JPH0770716B2 JP H0770716 B2 JPH0770716 B2 JP H0770716B2 JP 63026962 A JP63026962 A JP 63026962A JP 2696288 A JP2696288 A JP 2696288A JP H0770716 B2 JPH0770716 B2 JP H0770716B2
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- JP
- Japan
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- oxide film
- silicon oxide
- impurity region
- silicon layer
- layer
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置の製造方法に係り、特にMOS FET（M
etal Oxide Semiconductor Field Effect Transistor）
の製造方法に関する。
etal Oxide Semiconductor Field Effect Transistor）
の製造方法に関する。
（従来の技術） 一般に、MOS FETの電流駆動力を上げるには、ゲート長
を短くするかあるいはゲート幅を長くすることが有効で
ある。
を短くするかあるいはゲート幅を長くすることが有効で
ある。
従来のMOS FETは、例えば半導体基板表面にソース領域
およびドレイン領域が形成され、これらソース領域およ
びドレイン領域に挾まれたチャネル領域上にゲート酸化
膜を介してゲート電極が形成されているように、通常は
ウェーハ表面に平面的に形成されている。このためMOS
FETのゲート長は、写真蝕刻技術すなわち微細パターン
を形成する技術に依存しており、その技術水準以上にゲ
ート長を短くすることはできない。またゲート幅を長く
とることは、半導体装置の高集積化や高機能化の妨げと
なるという問題がある。
およびドレイン領域が形成され、これらソース領域およ
びドレイン領域に挾まれたチャネル領域上にゲート酸化
膜を介してゲート電極が形成されているように、通常は
ウェーハ表面に平面的に形成されている。このためMOS
FETのゲート長は、写真蝕刻技術すなわち微細パターン
を形成する技術に依存しており、その技術水準以上にゲ
ート長を短くすることはできない。またゲート幅を長く
とることは、半導体装置の高集積化や高機能化の妨げと
なるという問題がある。
また、従来のMOS FETには、半導体基板に溝を掘り、そ
の溝の側面にトランジスタを形成しているものもある。
このようなMOS FETは、“Characterization of trench
transist orsfor 3−D Memories;S.K.Banerjee et.al.,
pp.79,1986 Symposium on VLSI Technology."において
提案されている。このようなMOS FETは、ウェーハ上の
溝側面にチャネルを形成しているため、この側面を有効
に用いればトランジスタのゲート幅を長くする可能性が
あるが、ソース領域およびドレイン領域が同じ平面内に
あるため、ゲート幅を長くとることは困難である。
の溝の側面にトランジスタを形成しているものもある。
このようなMOS FETは、“Characterization of trench
transist orsfor 3−D Memories;S.K.Banerjee et.al.,
pp.79,1986 Symposium on VLSI Technology."において
提案されている。このようなMOS FETは、ウェーハ上の
溝側面にチャネルを形成しているため、この側面を有効
に用いればトランジスタのゲート幅を長くする可能性が
あるが、ソース領域およびドレイン領域が同じ平面内に
あるため、ゲート幅を長くとることは困難である。
さらに、上記２つの従来のMOS FETは共に、ソース領域
およびドレイン領域がウェーハ表面の同一平面内にある
ため、これらのソース領域およびドレイン領域に接続す
る配線を行なう場合、配線がクロスすることができない
ため、配線の自由度が小さくなる。
およびドレイン領域がウェーハ表面の同一平面内にある
ため、これらのソース領域およびドレイン領域に接続す
る配線を行なう場合、配線がクロスすることができない
ため、配線の自由度が小さくなる。
（発明が解決しようとする課題） このように、従来のMOS FETおよびその製造方法におい
ては、一方でゲート長を短くすることには微細パターン
形成の技術水準による制約があり、また他方、集積度を
上げるためにはゲート幅を長くとることもできず、従っ
て電流駆動力を上げることができないという問題があっ
た。また、ソース領域およびドレイン領域に接続される
配線の自由度が小さいという問題もあった。
ては、一方でゲート長を短くすることには微細パターン
形成の技術水準による制約があり、また他方、集積度を
上げるためにはゲート幅を長くとることもできず、従っ
て電流駆動力を上げることができないという問題があっ
た。また、ソース領域およびドレイン領域に接続される
配線の自由度が小さいという問題もあった。
本発明は上記事情を考慮してなされたもので、微細パタ
ーン形成の技術水準に制約されることなく微細なゲート
長を実現し、またゲート幅を実効的に増大させ、さらに
ソース領域およびドレイン領域に接続される配線の自由
度を増加させる半導体装置の製造方法を提供することを
目的とする。
ーン形成の技術水準に制約されることなく微細なゲート
長を実現し、またゲート幅を実効的に増大させ、さらに
ソース領域およびドレイン領域に接続される配線の自由
度を増加させる半導体装置の製造方法を提供することを
目的とする。
（課題を解決するための手段） 本発明による半導体装置の製造方法は、半導体基板表面
に第１導電型の第１の不純物領域を形成する第１の工程
と、前記半導体基板上に第１のシリコン酸化膜を堆積し
た後、前記第１の不純物領域上の所定の場所の前記第１
のシリコン酸化膜にホールを開孔する第２の工程と、前
記ホール内に第２導電型の不純物を添加した単結晶シリ
コン層を成長させる第３の工程と、前記単結晶シリコン
層表面に第１導電型の第１の不純物領域を形成する第４
の工程と、前記第１のシリコン酸化膜を除去した後、全
面に第２のシリコン酸化膜を形成する第５の工程と、全
面に不純物を添加した多結晶シリコン層を堆積させた
後、エッチバックにより前記単結晶シリコン側面周囲に
前記第２のシリコン酸化膜を介して前記多結晶シリコン
層を残存させる第６の工程と、前記多結晶シリコン層の
所定の場所を選択的に酸化して、素子分離のための第３
のシリコン酸化膜を形成する第７の工程と、露出してい
る前記多結晶シリコン層上に第４のシリコン酸化膜を形
成する第８の工程と、前記第１の不純物領域上の前記第
２および第３のシリコン酸化膜、前記第２の不純物領域
上の前記第２のシリコン酸化膜、および前記多結晶シリ
コン上の前記第４のシリコン酸化膜をそれぞれ選択的に
エッチング除去した後、前記第１の不純物領域、前記第
２の不純物領域、および前記多結晶シリコン層にそれぞ
れ接続する金属配線層を形成する第９の工程とを有する
ことを特徴とする。
に第１導電型の第１の不純物領域を形成する第１の工程
と、前記半導体基板上に第１のシリコン酸化膜を堆積し
た後、前記第１の不純物領域上の所定の場所の前記第１
のシリコン酸化膜にホールを開孔する第２の工程と、前
記ホール内に第２導電型の不純物を添加した単結晶シリ
コン層を成長させる第３の工程と、前記単結晶シリコン
層表面に第１導電型の第１の不純物領域を形成する第４
の工程と、前記第１のシリコン酸化膜を除去した後、全
面に第２のシリコン酸化膜を形成する第５の工程と、全
面に不純物を添加した多結晶シリコン層を堆積させた
後、エッチバックにより前記単結晶シリコン側面周囲に
前記第２のシリコン酸化膜を介して前記多結晶シリコン
層を残存させる第６の工程と、前記多結晶シリコン層の
所定の場所を選択的に酸化して、素子分離のための第３
のシリコン酸化膜を形成する第７の工程と、露出してい
る前記多結晶シリコン層上に第４のシリコン酸化膜を形
成する第８の工程と、前記第１の不純物領域上の前記第
２および第３のシリコン酸化膜、前記第２の不純物領域
上の前記第２のシリコン酸化膜、および前記多結晶シリ
コン上の前記第４のシリコン酸化膜をそれぞれ選択的に
エッチング除去した後、前記第１の不純物領域、前記第
２の不純物領域、および前記多結晶シリコン層にそれぞ
れ接続する金属配線層を形成する第９の工程とを有する
ことを特徴とする。
（作用） 本発明により、半導体基板上に成長した単結晶シリコン
層の周囲側面がチャネル領域となり、単結晶シリコン層
下端の半導体基板表面に形成された第１導電型の第１の
不純物領域および単結晶層表面に形成された第１導電型
の第２の不純物領域がソース領域およびドレイン領域と
なる。
層の周囲側面がチャネル領域となり、単結晶シリコン層
下端の半導体基板表面に形成された第１導電型の第１の
不純物領域および単結晶層表面に形成された第１導電型
の第２の不純物領域がソース領域およびドレイン領域と
なる。
（実施例） 本発明の一実施例による半導体装置の断面を第１図に示
す。Ｐ型シリコン基板からなる半導体基板１上に素子分
離のためのシリコン酸化膜11が形成され、素子領域を分
離している。素子領域の半導体基板１表面には、砒素As
または燐Ｐを添加したN+型不純物領域２が形成されてい
る。このN+型不純物領域２上の所定の場所に、ボロンＢ
を濃度５×1016〜２×1017cm-3程度添加したＰ型単結晶
シリコン層５が成長している。この単結晶シリコン層５
表面には、砒素Asまたは燐Ｐを添加したN+型不純物領域
６が形成されている。
す。Ｐ型シリコン基板からなる半導体基板１上に素子分
離のためのシリコン酸化膜11が形成され、素子領域を分
離している。素子領域の半導体基板１表面には、砒素As
または燐Ｐを添加したN+型不純物領域２が形成されてい
る。このN+型不純物領域２上の所定の場所に、ボロンＢ
を濃度５×1016〜２×1017cm-3程度添加したＰ型単結晶
シリコン層５が成長している。この単結晶シリコン層５
表面には、砒素Asまたは燐Ｐを添加したN+型不純物領域
６が形成されている。
そしてN+不純物領域2,6はMOS FETのソース領域およびド
レイン領域を構成し、単結晶シリコン層５周囲側面は、
MOS FETのチャネル領域となっている。また単結晶シリ
コン層５に添加されている上記ボロンＢ濃度は、MOS FE
Tのゲート酸化膜の膜厚が50〜250Å程度で、Ｎチャネル
MOS FETの閾値電圧が0.8V程度になる濃度である。
レイン領域を構成し、単結晶シリコン層５周囲側面は、
MOS FETのチャネル領域となっている。また単結晶シリ
コン層５に添加されている上記ボロンＢ濃度は、MOS FE
Tのゲート酸化膜の膜厚が50〜250Å程度で、Ｎチャネル
MOS FETの閾値電圧が0.8V程度になる濃度である。
単結晶シリコン層５側面周囲には、ゲート酸化膜８を介
して、燐Ｐを添加した多結晶シリコン層からなるゲート
電極14が形成されている。さらにソース領域、ドレイン
領域としてのN+不純物領域2,6および多結晶シリコン層
からなるゲート電極８は、それぞれアルミニウムAlから
なる金属配線層15,16,17に接続されている。
して、燐Ｐを添加した多結晶シリコン層からなるゲート
電極14が形成されている。さらにソース領域、ドレイン
領域としてのN+不純物領域2,6および多結晶シリコン層
からなるゲート電極８は、それぞれアルミニウムAlから
なる金属配線層15,16,17に接続されている。
次に、本発明の一実施例による半導体装置の製造方法を
第２図を用いて説明する。Ｐ型シリコン基板からなる半
導体基板１表面に、砒素Asまたは燐Ｐをイオン注入し
て、N+不純物領域２を形成する。そしてCVD（Chemical
Vapor Deposition）法を用いて全面にシリコン酸化膜３
を堆積した後、N+不純物領域２上の所定の場所にホール
４を開孔する（第２図（ａ））。
第２図を用いて説明する。Ｐ型シリコン基板からなる半
導体基板１表面に、砒素Asまたは燐Ｐをイオン注入し
て、N+不純物領域２を形成する。そしてCVD（Chemical
Vapor Deposition）法を用いて全面にシリコン酸化膜３
を堆積した後、N+不純物領域２上の所定の場所にホール
４を開孔する（第２図（ａ））。
次いで気相成長法を用いて、開孔したホールにのみ選択
的に単結晶シリコン層５を成長させる。このとき成長さ
せる単結晶シリコン層５にはボロンＢを濃度５×1016〜
２×1017cm-3程度添加している。この単結晶シリコン層
５周囲側面がMOS FETのチャネル領域となり、単結晶シ
リコン層５に添加した上記ボロンＢ濃度は、MOS FETの
ゲート酸化膜の膜厚が50〜250Å程度で、ＮチャネルMOS
FETの閾値電圧が0.8V程度になる濃度である（第２図
（ｂ））。
的に単結晶シリコン層５を成長させる。このとき成長さ
せる単結晶シリコン層５にはボロンＢを濃度５×1016〜
２×1017cm-3程度添加している。この単結晶シリコン層
５周囲側面がMOS FETのチャネル領域となり、単結晶シ
リコン層５に添加した上記ボロンＢ濃度は、MOS FETの
ゲート酸化膜の膜厚が50〜250Å程度で、ＮチャネルMOS
FETの閾値電圧が0.8V程度になる濃度である（第２図
（ｂ））。
次いで全面に砒素Asまたは燐Ｐをイオン注入して、単結
晶シリコン層５表面にN+不純物領域６を形成する（第２
図（ｃ））。このN+不純物領域６および半導体基板１表
面に形成されたN+不純物領域２が、MOS FETのソース領
域およびドレイン領域となる。続いて弗酸等を用いてシ
リコン酸化膜３をエッチング除去した後、全面に薄いシ
リコン酸化膜７を形成する。単結晶シリコン層５側面周
囲に形成されたこのシリコン酸化膜７が、MOS FETのゲ
ート酸化膜８となる（第２図（ｄ））。
晶シリコン層５表面にN+不純物領域６を形成する（第２
図（ｃ））。このN+不純物領域６および半導体基板１表
面に形成されたN+不純物領域２が、MOS FETのソース領
域およびドレイン領域となる。続いて弗酸等を用いてシ
リコン酸化膜３をエッチング除去した後、全面に薄いシ
リコン酸化膜７を形成する。単結晶シリコン層５側面周
囲に形成されたこのシリコン酸化膜７が、MOS FETのゲ
ート酸化膜８となる（第２図（ｄ））。
次いで全面に燐Ｐを混入させた多結晶シリコン層を堆積
し、所定の場所に形成されたレジスト等をマスクにして
エッチバックすることにより、シリコン酸化膜７上の凹
部内に埋め込まれた多結晶シリコン層９を形成する（第
２図（ｅ））。
し、所定の場所に形成されたレジスト等をマスクにして
エッチバックすることにより、シリコン酸化膜７上の凹
部内に埋め込まれた多結晶シリコン層９を形成する（第
２図（ｅ））。
次いで全面にシリコン窒化膜等の酸化防止膜を堆積した
後、選択的にエッチングして、素子領域上にのみ酸化防
止膜10を形成する。この酸化防止膜10をマスクとして多
結晶シリコン層９の酸化を行ない、素子分離領域に素子
分離のためのシリコン酸化膜11を形成する（第２図
（ｆ））。そして酸化防止膜10を除去した後、露出して
いる多結晶シリコン層９上面を酸化してシリコン酸化膜
12を形成する。このとき単結晶シリコン層は多結晶シリ
コン層に比べて酸化されにくいために、N+不純物領域６
上には薄いシリコン酸化膜13しか形成されない。なおこ
こで、単結晶シリコン層５側面周囲にゲート酸化膜８を
介して残存している多結晶シリコン層９が、MOS FETの
ゲート電極14となる（第２図（ｇ））。
後、選択的にエッチングして、素子領域上にのみ酸化防
止膜10を形成する。この酸化防止膜10をマスクとして多
結晶シリコン層９の酸化を行ない、素子分離領域に素子
分離のためのシリコン酸化膜11を形成する（第２図
（ｆ））。そして酸化防止膜10を除去した後、露出して
いる多結晶シリコン層９上面を酸化してシリコン酸化膜
12を形成する。このとき単結晶シリコン層は多結晶シリ
コン層に比べて酸化されにくいために、N+不純物領域６
上には薄いシリコン酸化膜13しか形成されない。なおこ
こで、単結晶シリコン層５側面周囲にゲート酸化膜８を
介して残存している多結晶シリコン層９が、MOS FETの
ゲート電極14となる（第２図（ｇ））。
次いでN+不純物領域２上のシリコン酸化膜11の所定の場
所およびゲート電極14上のシリコン酸化膜13の所定の場
所にそれぞれコンタクトホールを開孔し、また同時にN+
不純物領域６上のシリコン酸化膜13を除去する。そして
ソース領域、ドレイン領域としてのN+不純物領域2,6お
よびゲート電極７にそれぞれ接続されるアルミニウムAl
からなる金属配線層15,16,17を形成する（第２図
（ｈ））。
所およびゲート電極14上のシリコン酸化膜13の所定の場
所にそれぞれコンタクトホールを開孔し、また同時にN+
不純物領域６上のシリコン酸化膜13を除去する。そして
ソース領域、ドレイン領域としてのN+不純物領域2,6お
よびゲート電極７にそれぞれ接続されるアルミニウムAl
からなる金属配線層15,16,17を形成する（第２図
（ｈ））。
このように本実施例によれば、MOS FETを縦型構造にす
ることができる。そして単結晶シリコン層５周囲側面を
MOS FETのチャネル領域としているため、４側面を半導
体基板１表面に垂直に電流が流れることになり、同じデ
ザインルールによっても通常構造の４倍の電流を流すこ
とができる。すなわち、従来のMOS FETがウェーハ表面
のみに素子を形成しているためにゲート幅を大きくとる
ことができなかったのに対して、本実施例によれば、ゲ
ート幅を実効的に大きくすることができる。従って半導
体装置の高速化、高集積化を図ることができる。
ることができる。そして単結晶シリコン層５周囲側面を
MOS FETのチャネル領域としているため、４側面を半導
体基板１表面に垂直に電流が流れることになり、同じデ
ザインルールによっても通常構造の４倍の電流を流すこ
とができる。すなわち、従来のMOS FETがウェーハ表面
のみに素子を形成しているためにゲート幅を大きくとる
ことができなかったのに対して、本実施例によれば、ゲ
ート幅を実効的に大きくすることができる。従って半導
体装置の高速化、高集積化を図ることができる。
また本実施例によれば、ゲート長は単結晶シリコン層５
の膜厚によって決まるため、比較的薄膜まで制御でき
る。それ故、従来のMOS FETのゲート長が露光技術によ
って決まっていたのに対して、そうした微細パターン形
成技術水準に制約されることなく、微細なゲート長を実
現することができる。従って半導体装置の高速化、高集
積化を図ることができる。
の膜厚によって決まるため、比較的薄膜まで制御でき
る。それ故、従来のMOS FETのゲート長が露光技術によ
って決まっていたのに対して、そうした微細パターン形
成技術水準に制約されることなく、微細なゲート長を実
現することができる。従って半導体装置の高速化、高集
積化を図ることができる。
さらにまた本実施例によれば、MOS FETが縦型構造にな
っているため、N+不純物領域２から金属配線層15を取り
出す位置は、従来のMOS FETに比べると相対的に自由で
ある。このように配線の自由度を増加させることによっ
て、半導体装置の高集積化を図ることができる。なお除
去実施例においては、Ｐ型半導体基板を用いたＮチャネ
ルMOS FETの場合について述べたが、ＰチャネルMOS FET
の場合も同様に、本発明は適用される。
っているため、N+不純物領域２から金属配線層15を取り
出す位置は、従来のMOS FETに比べると相対的に自由で
ある。このように配線の自由度を増加させることによっ
て、半導体装置の高集積化を図ることができる。なお除
去実施例においては、Ｐ型半導体基板を用いたＮチャネ
ルMOS FETの場合について述べたが、ＰチャネルMOS FET
の場合も同様に、本発明は適用される。
以上の通り本発明によれば、微細なゲート長を実現し、
またゲート幅を実効的に増大させ、さらに配線の自由度
を増加させることにより、高速化、高集積化を図った半
導体装置を得ることができる。
またゲート幅を実効的に増大させ、さらに配線の自由度
を増加させることにより、高速化、高集積化を図った半
導体装置を得ることができる。
第１図は、本発明の一実施例による半導体装置を示す断
面図、第２図は、本発明の一実施例による半導体装置の
製造方法を示す工程図である。 １……半導体基板、2,6……N+不純物領域、3,7,11,12,1
3……シリコン酸化膜、４……ホール、５……単結晶シ
リコン層、８……ゲート酸化膜、９……多結晶シリコン
層、10……酸化防止膜、14……ゲート電極、15,16,17…
…金属配線層。
面図、第２図は、本発明の一実施例による半導体装置の
製造方法を示す工程図である。 １……半導体基板、2,6……N+不純物領域、3,7,11,12,1
3……シリコン酸化膜、４……ホール、５……単結晶シ
リコン層、８……ゲート酸化膜、９……多結晶シリコン
層、10……酸化防止膜、14……ゲート電極、15,16,17…
…金属配線層。
Claims (1)
- 【請求項１】半導体基板表面に第１導電型の第１の不純
物領域を形成する第１の工程と、 前記半導体基板上に第１のシリコン酸化膜を堆積した
後、前記第１の不純物領域上の所定の場所の前記第１の
シリコン酸化膜にホールを開孔する第２の工程と、 前記ホール内に第２導電型の不純物を添加した単結晶シ
リコン層を成長させる第３の工程と、 前記単結晶シリコン層表面に第１導電型の第１の不純物
領域を形成する第４の工程と、 前記第１のシリコン酸化膜を除去した後、全面に第２の
シリコン酸化膜を形成する第５の工程と、 全面に不純物を添加した多結晶シリコンを堆積させた
後、エッチバックにより前記単結晶シリコン層側面周囲
に前記第２のシリコン酸化膜を介して前記多結晶シリコ
ン層を残存させる第６の工程と、 前記多結晶シリコン層の所定の場所を選択的に酸化し
て、素子分離のための第３のシリコン酸化膜を形成する
第７の工程と、 露出している前記多結晶シリコン層上に第４のシリコン
酸化膜を形成する第８の工程と、 前記第１の不純物領域上の前記第２および第３のシリコ
ン酸化膜、前記第２の不純物領域上の前記第２のシリコ
ン酸化膜、および前記多結晶シリコン層上の前記第４の
シリコン酸化膜をそれぞれ選択的にエッチング除去した
後、前記第１の不純物領域、前記第２の不純物領域、お
よび前記多結晶シリコン層にそれぞれ接続する金属配線
層を形成する第９の工程と を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026962A JPH0770716B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026962A JPH0770716B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01202865A JPH01202865A (ja) | 1989-08-15 |
| JPH0770716B2 true JPH0770716B2 (ja) | 1995-07-31 |
Family
ID=12207782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026962A Expired - Lifetime JPH0770716B2 (ja) | 1988-02-08 | 1988-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770716B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050063B2 (ja) * | 1982-08-24 | 1985-11-06 | 株式会社東芝 | 相補型ｍｏｓ半導体装置及びその製造方法 |
| JPS6025272A (ja) * | 1983-07-21 | 1985-02-08 | Nec Corp | 絶縁ゲ−ト電界効果型トランジスタ |
-
1988
- 1988-02-08 JP JP63026962A patent/JPH0770716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01202865A (ja) | 1989-08-15 |
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