JPS5935464A - 相補型ｍｏｓ半導体装置及びその製造方法 - Google Patents
相補型ｍｏｓ半導体装置及びその製造方法Info
- Publication number
- JPS5935464A JPS5935464A JP57146410A JP14641082A JPS5935464A JP S5935464 A JPS5935464 A JP S5935464A JP 57146410 A JP57146410 A JP 57146410A JP 14641082 A JP14641082 A JP 14641082A JP S5935464 A JPS5935464 A JP S5935464A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- recess
- conductivity type
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 65
- 230000000295 complement effect Effects 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052594 sapphire Inorganic materials 0.000 claims abstract description 10
- 239000010980 sapphire Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 23
- 239000013078 crystal Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000137 annealing Methods 0.000 claims description 4
- 238000005224 laser annealing Methods 0.000 claims description 3
- 238000010894 electron beam technology Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 229910052596 spinel Inorganic materials 0.000 claims description 2
- 239000011029 spinel Substances 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 239000007772 electrode material Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 7
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 150000002500 ions Chemical class 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 27
- 238000002955 isolation Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241001074037 Virginia Species 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は絶縁基板上に形成される相補型ＭＯ８半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
従来の絶縁基板上に形成される相補型ＭＯ８半導体装置
、例えばＳＯＳ構造のＣＭＯＳインバータはサファイア
基板上のシリコン層内にｐチャネル及びｎチャネルのト
ランジスタが隣接して設けられているものである。
、例えばＳＯＳ構造のＣＭＯＳインバータはサファイア
基板上のシリコン層内にｐチャネル及びｎチャネルのト
ランジスタが隣接して設けられているものである。
こうした ＳＯＳ構造のＣＭＯＳインノ々−夕は消費電
力が非常に少ない等のＣＭＯ８の長所を有するうえにウ
ェル領域が必要ないためシリコン基板上に形成されるＣ
ＭＯ３よりも集積度を向上することができるという利点
がある。
力が非常に少ない等のＣＭＯ８の長所を有するうえにウ
ェル領域が必要ないためシリコン基板上に形成されるＣ
ＭＯ３よりも集積度を向上することができるという利点
がある。
しかし、上述したような利点を有するにもかかわらず、
以下のよう、な欠点７）ｆ ９る。
以下のよう、な欠点７）ｆ ９る。
（ｉ） 各トランジスタが絶縁基板上で平面的に栴成
されているので大幅に集積度を向上させることが困難で
ある。
されているので大幅に集積度を向上させることが困難で
ある。
（ＩＩ）微細化しようとすると、ショートチャネル効果
のためパンチスルーが起こるという欠点がある。
のためパンチスルーが起こるという欠点がある。
（ｉｉｉ） ダート電極が絶縁基板上のシリコン層か
ら突出して形成されているので平坦性が悪く、微細な配
線形成が困難である。
ら突出して形成されているので平坦性が悪く、微細な配
線形成が困難である。
（ｉ功 各トランジスタのチャネル長は不純物の横方
向の拡散によって影響され、チャネル長にバラツキが生
じ易い。
向の拡散によって影響され、チャネル長にバラツキが生
じ易い。
本発明は・そンチスルーがなく、飛躍的に集積度を向上
し得る相補型ＭＯ８″Ｐ導体装置及びこのような相補型
ＭＯ８半導体装置の配線形成が容易で、チャネル長を良
好に制御し得る製造方法を提供することを目的とするも
のである。
し得る相補型ＭＯ８″Ｐ導体装置及びこのような相補型
ＭＯ８半導体装置の配線形成が容易で、チャネル長を良
好に制御し得る製造方法を提供することを目的とするも
のである。
本願第１の発明の相補型ＭＯ８半導体装置は、絶縁基板
（例えばサファイア基板）上に設けられた第１及び第２
導電型の第１の半導体膜（例えばｐ＋型、ｎ＋型のドレ
イン領域となる）と、これら第１及び詔２導電型の第１
の半導体膜上に絶縁膜を介して夫々設けられた第１及び
第２導電型の第２の半導体膜（ｐ 型、ｎ 型のソース
領域となる）と、これら第１及び第２導電型の第２の半
導体膜間に位置し、前記絶縁基板表面に達して穿設され
た凹部と、前記第１導電型の第１及び第２の半導体膜（
ドレイン領域及びソース領域）が露出する凹部内の一側
面並びにこの−側面に対向し、前記第２導電型の第１及
び第２の半導体膜（ドレイン領域及びソース領域）が露
出する凹部内の他側面に夫々設けられた半導体層からな
るチャネル領域と、前記凹部内に前記半導体層に被覆し
だｒ−）絶縁膜を介して埋込咬れたダート電極とを具備
したことを特徴とするものである。
（例えばサファイア基板）上に設けられた第１及び第２
導電型の第１の半導体膜（例えばｐ＋型、ｎ＋型のドレ
イン領域となる）と、これら第１及び詔２導電型の第１
の半導体膜上に絶縁膜を介して夫々設けられた第１及び
第２導電型の第２の半導体膜（ｐ 型、ｎ 型のソース
領域となる）と、これら第１及び第２導電型の第２の半
導体膜間に位置し、前記絶縁基板表面に達して穿設され
た凹部と、前記第１導電型の第１及び第２の半導体膜（
ドレイン領域及びソース領域）が露出する凹部内の一側
面並びにこの−側面に対向し、前記第２導電型の第１及
び第２の半導体膜（ドレイン領域及びソース領域）が露
出する凹部内の他側面に夫々設けられた半導体層からな
るチャネル領域と、前記凹部内に前記半導体層に被覆し
だｒ−）絶縁膜を介して埋込咬れたダート電極とを具備
したことを特徴とするものである。
こうした構造によれば飛ｆｆｉ％Ｉ的に高集積化するこ
とができ、パンチスルーな防止することができる。
とができ、パンチスルーな防止することができる。
捷た、本願第２の発明の相補型ＭＯ８＃−導体装置の製
造方法は、絶縁基板（例えばサファイア基板）上に島状
の第１の半導体膜を形成する工程と、この第１の半導体
膜内に選択的に第１及び第２導電型の領域（例えばｐ＋
型、置型のドレイン領域）を形成する工程と、全面に絶
縁膜を形成する工程と、前記第１の半導体膜の第１及び
第２導電型の領域の少なくとも一部上に対応する絶縁膜
上に第２の半導体膜を形成する工程と、この第２の半導
体膜内に前記第１の半導体膜の第１導電型の領域に対向
して積層状に第１導電型の領域（例えばｐ＋型ソース領
域）を、第２導電型の領域に対向して積層状に第２導電
型の領域（例えば置型ソース領域）を夫々形成する工程
と、これら第１及び第２導電型の領域間の第２の半導体
膜、前記絶縁膜及び第１及び第２導電型の領域間の第１
の半導体膜を前記絶縁基板表面に達する亥でエツチング
除去して凹部を形成する工程と、前記第１導電型の第１
及び第２の半導体膜（ｐ 型のドレイン領域及びソース
領域）が露出する凹部内の一側面並びにこの−側面に対
向し、前記第２導電型の第１及び第２の半導体１１Ｑｊ
（ｎ 型のドレイン領域及びソース領ルリが露出する凹
部内の他側面に夫々半導体層からなるチャネル領域を形
成する工程と、前記凹部内に前記半導体層に被覆したダ
ート絶縁膜を介してダート電極を埋込む工程とを具備し
たことを特徴とするものである。
造方法は、絶縁基板（例えばサファイア基板）上に島状
の第１の半導体膜を形成する工程と、この第１の半導体
膜内に選択的に第１及び第２導電型の領域（例えばｐ＋
型、置型のドレイン領域）を形成する工程と、全面に絶
縁膜を形成する工程と、前記第１の半導体膜の第１及び
第２導電型の領域の少なくとも一部上に対応する絶縁膜
上に第２の半導体膜を形成する工程と、この第２の半導
体膜内に前記第１の半導体膜の第１導電型の領域に対向
して積層状に第１導電型の領域（例えばｐ＋型ソース領
域）を、第２導電型の領域に対向して積層状に第２導電
型の領域（例えば置型ソース領域）を夫々形成する工程
と、これら第１及び第２導電型の領域間の第２の半導体
膜、前記絶縁膜及び第１及び第２導電型の領域間の第１
の半導体膜を前記絶縁基板表面に達する亥でエツチング
除去して凹部を形成する工程と、前記第１導電型の第１
及び第２の半導体膜（ｐ 型のドレイン領域及びソース
領域）が露出する凹部内の一側面並びにこの−側面に対
向し、前記第２導電型の第１及び第２の半導体１１Ｑｊ
（ｎ 型のドレイン領域及びソース領ルリが露出する凹
部内の他側面に夫々半導体層からなるチャネル領域を形
成する工程と、前記凹部内に前記半導体層に被覆したダ
ート絶縁膜を介してダート電極を埋込む工程とを具備し
たことを特徴とするものである。
とうした方法によれば、ｐチャネル及び１１チヤネルの
各トランジスタのチャネル長が絶縁膜の厚さで決定され
、チャネル長の制御がきわめて良好に行え、また微細な
配線形成も容易となる。
各トランジスタのチャネル長が絶縁膜の厚さで決定され
、チャネル長の制御がきわめて良好に行え、また微細な
配線形成も容易となる。
以下、本発明の実施例を第１図〜第１１図に示す製造方
法を併記して説明する。
法を併記して説明する。
（１）まず、サファイア基板１上にエピタキシャル法に
より単結晶シリコン膜を形成した。次に、通常の選択酸
化法に従い、第１の分離酸化膜２及びこの分離酸化膜２
により囲まれた島状の単結晶シリコン・母ターン３を形
成した（第１図図示）。つづいて、図示しない別々のホ
トレジストパターンを用いてイオン注入によシ前記単結
晶シリコンパターン３内に置型ドレイン領域４ ＋ ｎ
＋置型ドレイン領域及びこれらの領域にはさまれた単結
晶シリコンパターン６を残存させた（第２図図示）。つ
づいて、全面に厚さ０．５１ｔｍの第１のＣＶＤ−８ｉ
０２膜７及び厚さ１１１ｍの多結晶シリコン膜８を順次
堆積した後、多結晶シリコン膜８の結晶性を改善するた
めにレーザーアニールを行った（第３図図示）。つづい
て、前記ｐ＋型及びｎ置型のドレイン領域４，５の少な
くとも′−一部上対応する多結晶シリコン膜８上に図示
しないシリコン窒化膜パターンを形成した後、選択酸化
法に従い第２の分離酸化膜９及びこの分離酸化膜９ＦＣ
ＩＭまれだ多結晶シリコンパターンを形成した。つづい
て、前記シリコン窒化膜パターンを除去した後、図示し
ない別々のホトレジストパターンを用いてイオン注入に
よシ前記多結晶シリコンパターンの前記ｐ＋型ドレイン
領域４上に対応する領域にｐ＋型ソース領域１０を、前
記置型ドレイン領域５とに対応する領域に置型ノース領
域１１を夫々形成踵これらｐ＋型及び置型のソース領域
１０゜１１にはさ才れた多結晶シリコンパターン１２を
残存させた（へτ４図図示）。
より単結晶シリコン膜を形成した。次に、通常の選択酸
化法に従い、第１の分離酸化膜２及びこの分離酸化膜２
により囲まれた島状の単結晶シリコン・母ターン３を形
成した（第１図図示）。つづいて、図示しない別々のホ
トレジストパターンを用いてイオン注入によシ前記単結
晶シリコンパターン３内に置型ドレイン領域４ ＋ ｎ
＋置型ドレイン領域及びこれらの領域にはさまれた単結
晶シリコンパターン６を残存させた（第２図図示）。つ
づいて、全面に厚さ０．５１ｔｍの第１のＣＶＤ−８ｉ
０２膜７及び厚さ１１１ｍの多結晶シリコン膜８を順次
堆積した後、多結晶シリコン膜８の結晶性を改善するた
めにレーザーアニールを行った（第３図図示）。つづい
て、前記ｐ＋型及びｎ置型のドレイン領域４，５の少な
くとも′−一部上対応する多結晶シリコン膜８上に図示
しないシリコン窒化膜パターンを形成した後、選択酸化
法に従い第２の分離酸化膜９及びこの分離酸化膜９ＦＣ
ＩＭまれだ多結晶シリコンパターンを形成した。つづい
て、前記シリコン窒化膜パターンを除去した後、図示し
ない別々のホトレジストパターンを用いてイオン注入に
よシ前記多結晶シリコンパターンの前記ｐ＋型ドレイン
領域４上に対応する領域にｐ＋型ソース領域１０を、前
記置型ドレイン領域５とに対応する領域に置型ノース領
域１１を夫々形成踵これらｐ＋型及び置型のソース領域
１０゜１１にはさ才れた多結晶シリコンパターン１２を
残存させた（へτ４図図示）。
（１１） 次いで、ホトレノストノやターン１３を形
成し、このホトレノストパターン１３をマスクとして反
応性イオンエツチングによシ前記ｐ＋型、註型のソース
領域１θ、１１の一部を含ム多結晶シリコンパターン１
２．第１のＣＶＤ−８ｉＯ２膜７及び前記ｐ＋、ｎ１型
のドレイン領域４．５の一部を含む単結晶シリコン膜パ
ターン６を順次エツチング除去して、前記サファイア基
板１表面に達する凹部１４を形成した（第５図図示）。
成し、このホトレノストパターン１３をマスクとして反
応性イオンエツチングによシ前記ｐ＋型、註型のソース
領域１θ、１１の一部を含ム多結晶シリコンパターン１
２．第１のＣＶＤ−８ｉＯ２膜７及び前記ｐ＋、ｎ１型
のドレイン領域４．５の一部を含む単結晶シリコン膜パ
ターン６を順次エツチング除去して、前記サファイア基
板１表面に達する凹部１４を形成した（第５図図示）。
つづいて、前記ホトレジスト・母ターン１３を除去した
後、全面に厚さ８００ｘの多結晶シリコン層１５を形成
し、更にこの多結晶シリコン層１５の結晶性を改善する
ためにレーデ−アニールを行った（第６図図示）。つづ
いて、反応性イオンエツチング等の異方性エツチングに
より前記多結晶シリコン屑１５をその膜厚分だけエツチ
ング除去し、凹部１４内の側面にのみ多結晶シリコン層
を残存させた。つづいて、図示しないホトレジスト・ク
ターンを形成し、前記ｐ＋型のドレイン領域４及びソー
ス領域１０とｉ型のドレイン領域５及びソース領域１ノ
が露出していない凹部１４内の側面に残存した前記多結
晶シリコン層のみをその深さ方向にゾラズマエッチング
等で選択的にエツチング除去することにより、前記ｐ＋
型のドレイン領域４及びソース領域１０が露出する凹部
ノ４内の一側面並びにこの−側面に対向し、前記ｎ 型
のドレイン領域５及びソース領域１１が露出する四部１
４内の他側面に夫々チャネル領域となる残存多結晶シリ
コン層１６，１６２を形成した（第７図図示）。つづい
て、熱酸化処理を施して、前記残存多結晶シリコン層１
６１．１６゜表面及び露出したｐ 型、ｎ 型のソース
領域１ｏ。
後、全面に厚さ８００ｘの多結晶シリコン層１５を形成
し、更にこの多結晶シリコン層１５の結晶性を改善する
ためにレーデ−アニールを行った（第６図図示）。つづ
いて、反応性イオンエツチング等の異方性エツチングに
より前記多結晶シリコン屑１５をその膜厚分だけエツチ
ング除去し、凹部１４内の側面にのみ多結晶シリコン層
を残存させた。つづいて、図示しないホトレジスト・ク
ターンを形成し、前記ｐ＋型のドレイン領域４及びソー
ス領域１０とｉ型のドレイン領域５及びソース領域１ノ
が露出していない凹部１４内の側面に残存した前記多結
晶シリコン層のみをその深さ方向にゾラズマエッチング
等で選択的にエツチング除去することにより、前記ｐ＋
型のドレイン領域４及びソース領域１０が露出する凹部
ノ４内の一側面並びにこの−側面に対向し、前記ｎ 型
のドレイン領域５及びソース領域１１が露出する四部１
４内の他側面に夫々チャネル領域となる残存多結晶シリ
コン層１６，１６２を形成した（第７図図示）。つづい
て、熱酸化処理を施して、前記残存多結晶シリコン層１
６１．１６゜表面及び露出したｐ 型、ｎ 型のソース
領域１ｏ。
１ノの表面に厚さ６００Ｘの熱酸化膜（一部がダート酸
化膜となる） Ｚ ７４． Ｊ ｖ２を形成した。
化膜となる） Ｚ ７４． Ｊ ｖ２を形成した。
これと同時に、前記ｐ＋型のドレイン領域４及びソース
領域１０からはｐ型不純物が、前記置型のドレイン領域
５及びソース領域ノーからはｎ型不純物が夫々残存多結
晶シリコン層１６１゜１６２へ拡散した（第８図図示）
。
領域１０からはｐ型不純物が、前記置型のドレイン領域
５及びソース領域ノーからはｎ型不純物が夫々残存多結
晶シリコン層１６１゜１６２へ拡散した（第８図図示）
。
（１１）次いで、全面に前記凹部１４の幅の≠以上の厚
さの多結晶シリコン膜１８を堆積した後、低抵抗化を図
るためにこの多結晶シリコン膜１８５１十 に ｐ をイオン注入した（第９図図示）。つづいて、
エッチパック法により前記多結晶シリコン膜１８をその
膜Ｈ分だけ［ｊζ去し、前記四部１４内にチャネル領域
となる残存多結晶シリコン１６． 、１６２表面に形成
された熱酸化膜（ダート酸化膜） Ｊ ７． 、 Ｊ
７２を介して埋込１れたｒ−ト電極１９を形成した（第
１０図図示）。
さの多結晶シリコン膜１８を堆積した後、低抵抗化を図
るためにこの多結晶シリコン膜１８５１十 に ｐ をイオン注入した（第９図図示）。つづいて、
エッチパック法により前記多結晶シリコン膜１８をその
膜Ｈ分だけ［ｊζ去し、前記四部１４内にチャネル領域
となる残存多結晶シリコン１６． 、１６２表面に形成
された熱酸化膜（ダート酸化膜） Ｊ ７． 、 Ｊ
７２を介して埋込１れたｒ−ト電極１９を形成した（第
１０図図示）。
つづいて、全面に第２ ＋２） ＣＶＤ−８１０２膜２
０を堆積した後、コンタクトホール２ノ・・・を開孔し
た。
０を堆積した後、コンタクトホール２ノ・・・を開孔し
た。
つづいて、全面にＡＩ膜を蒸着した後、ツクターニング
してＡＩ配線２２ 、２．９ 、２４ 、２５゜２６を
形成し、ＳＯＳ構造のＣΔ４０Ｓ／（ンパークを製造し
た。なお、ＡＩ配線２２は入力となり、ＡＩ配線２３は
電源”ＤＤに、ＡＩ配線２４は基阜電源ｖｓｓに夫々接
続さ九、更ＫＡＩ配線２５゜２６は結線されて出力とな
る（第Ｊ］図図示）。
してＡＩ配線２２ 、２．９ 、２４ 、２５゜２６を
形成し、ＳＯＳ構造のＣΔ４０Ｓ／（ンパークを製造し
た。なお、ＡＩ配線２２は入力となり、ＡＩ配線２３は
電源”ＤＤに、ＡＩ配線２４は基阜電源ｖｓｓに夫々接
続さ九、更ＫＡＩ配線２５゜２６は結線されて出力とな
る（第Ｊ］図図示）。
しかして、第１１図図示のＣＭＯＳインバータはツーフ
ァイア基板ｌ上の夫々ｒケ型トレーｆン領域４上に第１
のＣＶＤ−８ｉ ０２膜７を介して形成されたｐ＋型ソ
ース領域１０２層型ドレイン領域５上に第１のＣＶＤ−
８１０２ＰＪ ’７を介して形成された置型ソース領域
１ノと、これらｐ 型のドレイン領域４及びソース領域
１０とｎ 型のドレイン領域５及びソース領域１１との
間に穿設された凹部１４内の両側面に設けられたチャネ
ル領域となる残存多結晶シリコンＰＨｉ ｔｙ、＋ ７
６２と、その表面に被覆されたダート酸化膜となる熱酸
化膜１７１？ １７２と、前記凹部１４内に熱酸化膜Ｊ
７１，１７２を介して埋込まれたダート電極１９とを
主要部として構成されている。すなわち、ｐチャネル及
びｎチャネルのＭＯＳ トランジスタがサファイア基板
１上で夫々この基板１の厚さ方向に積層状に形成されて
いる。したがって、素子面積が極端に小さくてすみ、し
かも一つのｒ−）電極１９で各トランジスタを動作させ
ることができるので、飛開的に集積度を向上することが
できる。また、各トランジスタのドレイン領域４，５と
ソース領域１０．１１との間に第１のＣＶＤ−８１０２
膜７が介在され、それらの間への空乏層の拡がシは皆無
となシ、パンチスルーは起こらな伝。
ァイア基板ｌ上の夫々ｒケ型トレーｆン領域４上に第１
のＣＶＤ−８ｉ ０２膜７を介して形成されたｐ＋型ソ
ース領域１０２層型ドレイン領域５上に第１のＣＶＤ−
８１０２ＰＪ ’７を介して形成された置型ソース領域
１ノと、これらｐ 型のドレイン領域４及びソース領域
１０とｎ 型のドレイン領域５及びソース領域１１との
間に穿設された凹部１４内の両側面に設けられたチャネ
ル領域となる残存多結晶シリコンＰＨｉ ｔｙ、＋ ７
６２と、その表面に被覆されたダート酸化膜となる熱酸
化膜１７１？ １７２と、前記凹部１４内に熱酸化膜Ｊ
７１，１７２を介して埋込まれたダート電極１９とを
主要部として構成されている。すなわち、ｐチャネル及
びｎチャネルのＭＯＳ トランジスタがサファイア基板
１上で夫々この基板１の厚さ方向に積層状に形成されて
いる。したがって、素子面積が極端に小さくてすみ、し
かも一つのｒ−）電極１９で各トランジスタを動作させ
ることができるので、飛開的に集積度を向上することが
できる。また、各トランジスタのドレイン領域４，５と
ソース領域１０．１１との間に第１のＣＶＤ−８１０２
膜７が介在され、それらの間への空乏層の拡がシは皆無
となシ、パンチスルーは起こらな伝。
１だ、土蛇尖施例の７途方法によ」ｔば、第７図ン１示
の工程で凹部１４内の両側面にチャネル領域となる残存
多結晶シリコン層１６１．１６２が形成はれ、紀８図図
かの工程でダート酸化膜となる熱酸化膜１７１．１７□
を形成するための熱岐化処理の際に、！）＋型のドレイ
ン領域４及びソース領域ノ０から残存多結晶シリコン層
１６１へｐ型不純物か、ｌｌ 型のドレイン領域５及
びソース領域１１から残存多結晶シリコン層１６２へｎ
型不純物が夫々拡散するので、各トランジスタのチャネ
ル長は第１のＣＶＤ−Ｓ １０２膜７の厚さＫよシ決定
さｉする。したがって、各トランジスタのチャネル長の
制御が良好に行える。
の工程で凹部１４内の両側面にチャネル領域となる残存
多結晶シリコン層１６１．１６２が形成はれ、紀８図図
かの工程でダート酸化膜となる熱酸化膜１７１．１７□
を形成するための熱岐化処理の際に、！）＋型のドレイ
ン領域４及びソース領域ノ０から残存多結晶シリコン層
１６１へｐ型不純物か、ｌｌ 型のドレイン領域５及
びソース領域１１から残存多結晶シリコン層１６２へｎ
型不純物が夫々拡散するので、各トランジスタのチャネ
ル長は第１のＣＶＤ−Ｓ １０２膜７の厚さＫよシ決定
さｉする。したがって、各トランジスタのチャネル長の
制御が良好に行える。
更に、第１０図図示の工程で形成されるダート電極１９
は凹部１４内に埋込゛まれているので平坦性がよく、第
１１図図示の工程で断切れのない、微細なＡＩ配線２２
〜２６を容易に形成することができる。しかも第４図図
示の如く、ｐ＋型及びｎ″′型のソース領域１０．１１
が形成される多結晶シリコン・？クーンを選択酸化法に
より形成すれば、表面なほぼ平坦化でき、より一層信頼
性の高いＡｌ配線の形成が可能となる。
は凹部１４内に埋込゛まれているので平坦性がよく、第
１１図図示の工程で断切れのない、微細なＡＩ配線２２
〜２６を容易に形成することができる。しかも第４図図
示の如く、ｐ＋型及びｎ″′型のソース領域１０．１１
が形成される多結晶シリコン・？クーンを選択酸化法に
より形成すれば、表面なほぼ平坦化でき、より一層信頼
性の高いＡｌ配線の形成が可能となる。
ただし、この多結晶シリコンパターンは写真蝕刻法によ
シ形成してもよく、このような方法でも平坦性は従来の
ＣＭＯＳインバータよシ良好なので、微細な配線形成が
容易である。
シ形成してもよく、このような方法でも平坦性は従来の
ＣＭＯＳインバータよシ良好なので、微細な配線形成が
容易である。
なお、本発明に用いられる絶縁基板は上記実施例の如く
サファイアに限らずスピネル等の単結晶またはＣｅもし
くはその同族元素を含む等軸晶系もしくは等軸晶系よシ
僅かに変形した斜方晶系に属する単結晶のいずれかでも
よい。こうした絶縁基板を用いることによシ、その上に
エピタキシャル法等で形成される半導体膜の結晶性を向
上させ、ひいては素子特性を向上させることができる。
サファイアに限らずスピネル等の単結晶またはＣｅもし
くはその同族元素を含む等軸晶系もしくは等軸晶系よシ
僅かに変形した斜方晶系に属する単結晶のいずれかでも
よい。こうした絶縁基板を用いることによシ、その上に
エピタキシャル法等で形成される半導体膜の結晶性を向
上させ、ひいては素子特性を向上させることができる。
また、上記実施例ではＣＶＤ−８１０２膜等の絶縁膜上
に形成さｈる多結晶シリコン膜にレーザーアニールを施
して結晶性を向上させたが、電子ビームアニールを行っ
てもよい。
に形成さｈる多結晶シリコン膜にレーザーアニールを施
して結晶性を向上させたが、電子ビームアニールを行っ
てもよい。
更に、上記実施例は絶縁基板上に素子を形成したもので
おるが、とＪｔに限らず、素子が形成されだ半尋体基板
上の絶縁膜上に本発明の方法によシ相補型ＭＯ８半導体
装置を形成した多層構造のものにも適用できる。
おるが、とＪｔに限らず、素子が形成されだ半尋体基板
上の絶縁膜上に本発明の方法によシ相補型ＭＯ８半導体
装置を形成した多層構造のものにも適用できる。
以上詳述した如く、本発明によれは、７七ンチスルーが
なく、飛開的に集積度を向上し得る相補型ＭＯ８半導体
装置及びこのような相補型ＭＯ８半導体装置の微細な配
線形成が容易で、チャ洋ル長を良好に制御し得る製造方
法を提供できるものである。
なく、飛開的に集積度を向上し得る相補型ＭＯ８半導体
装置及びこのような相補型ＭＯ８半導体装置の微細な配
線形成が容易で、チャ洋ル長を良好に制御し得る製造方
法を提供できるものである。
第１図〜第１１図は本発明の実施例におけるＣＭＯＳイ
ンバータをその製造工程順に示す断面図である。 １・・・サファイア基板、２・・・第１の分離酸化膜、
４・・・ｐ″゛型ドレイン領域、５・・・置型ドレイン
領域、７・・・第１のＣ’／Ｄ−Ｓ ｒ ０２膜、９・
・・第２の分離酸化膜、１０・・・ｐ１型ソース領域、
１１・・・ｎ−１゛型ソース領域、１４・・・凹部、１
５・・・多結晶シリコン層、１６１，１６２・・・残存
多結晶シリコン層、１７ ．１７□・・・熱酸化膜、１
９・・・ダート電極、２０・・・第２のＣＶＤ−８ｉＯ
□膜、２１・・・コンタクトホール、２２，２３，２４
，２５．２６・・・Ａｌ配線。
ンバータをその製造工程順に示す断面図である。 １・・・サファイア基板、２・・・第１の分離酸化膜、
４・・・ｐ″゛型ドレイン領域、５・・・置型ドレイン
領域、７・・・第１のＣ’／Ｄ−Ｓ ｒ ０２膜、９・
・・第２の分離酸化膜、１０・・・ｐ１型ソース領域、
１１・・・ｎ−１゛型ソース領域、１４・・・凹部、１
５・・・多結晶シリコン層、１６１，１６２・・・残存
多結晶シリコン層、１７ ．１７□・・・熱酸化膜、１
９・・・ダート電極、２０・・・第２のＣＶＤ−８ｉＯ
□膜、２１・・・コンタクトホール、２２，２３，２４
，２５．２６・・・Ａｌ配線。
Claims (7)
- （１）絶縁基板上に設けられた第１及び第２導電型の第
１の半導体膜と、これら第１及び第２導電型の第１の半
導体膜上に絶縁膜を介して夫夫設けられた第１及び第２
導電型の第２の半導体膜と、これら第１及び第２導電型
の第２の半導体膜間に位置し、前記絶縁基板表面に達し
て穿設された四部と、前記第１導電型の第１及び第２の
半導体膜が露出する凹部内の一側面並びにとの−側面に
対向し、前記第２導電型の第１及び第２の半導体膜が露
出する凹部内の他側面に夫々設けられた半導体層からな
るチャネル領域と、前記凹部内に前記半導体層に被覆し
たダート絶縁膜を介して埋込まれたダート電極とを具備
したことを特徴とする相補型ＭＯ８半導体装置。 - （２）絶縁基板がサファイア、スピネルの単結晶または
Ｃｅもしくはその同族元素を含む等軸晶系もしくは等軸
晶系よシ僅かに変形した斜方晶系に属する酸化物の単結
晶のいずれかであることを特徴とする特許請求の範囲第
１項記載の相補型ＭＯ８半導体装置。 - （３）絶縁基板上に島状の第１の半導体膜を形成する工
程と、この第１の半導体膜内に選択的に第１及び第２導
電型の領域を形成する工程と、全面に絶縁膜を堆積する
工程と、前記第１の半導体膜のＭｌ及び第２導電型の領
域の少なくとも一部上に対応する絶縁膜上に第２の半導
体膜を形成する工程と、この第２の半導体膜内に前記第
１の半導体膜の第１導電型の領域に対向して積層状に第
１導電型の領域を、第２導電型の領域に対向して積層状
に第２導電型の領域を夫々形成する工程と、これら第１
及び第２導電型の領域間の第２の半導体膜、前記絶縁膜
及び第１及び第２導電型の領域間の第１の半導体膜を前
記絶縁基板表面に達するまでエツチング除去し凹部を形
成する工程と、前記第１導電型の第１及び第２の半導体
膜が露出する凹部内の一側面並びＫこの一側面に対向し
、前記第２導電型の第１及び第２の半導体膜が露出する
凹部内の他側面に夫々半導体層からなるチャネル領域を
形成する工程と、前記凹部内に前記半導体層に被覆した
ｒ−ト絶縁膜を介してケ゛−ト電極を埋込む工程とを具
備したことを特徴とする相補型ＭＯ８半導体装置の製造
方法。 - （４）絶縁基板または絶縁膜上に半導体膜または半導体
層を形成するのにＣＶＤ法またはエピタキシャル法を用
いることを特徴とする特許請求の範囲第３項記載の相補
型Δｉｏｓ半導体装置の製造方法。 - （５） チャネル領域を形成するのに、全面に半導体
層を形成した後、異方性エツチングにより凹部内の側面
にのみ半導体層を残存させ、更に第１′４．電型の第１
及び第２の半導体膜と第２導電型の第１及び第２の半導
体膜が霧出していない凹部内の側面に残存した前記半導
体層のみをその深さ方向に異方性エツチングで選択的に
エツチング除去することを特徴とする特許請求の範囲第
３項記載の相補型ＭＯ８半導体装置の製造方法。 - （６） 凹部内にダート電極を埋込むのに全面に凹部
の幅の凭以上の厚さのダート電極材料を堆積した後、写
真蝕刻法あるいはエッチバック法を用いることを特徴と
する特許請求の範囲第３項記載の相補型ＭＯ８半導体装
置の製造方法。 - （７）絶縁基板上または絶縁膜上に形成された半導体膜
または半導体層にレーザーアニールまたは電子ビームア
ニールを施すことを特徴とする特許請求の範囲第３項記
載の相補型ＭＯ８半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146410A JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146410A JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5935464A true JPS5935464A (ja) | 1984-02-27 |
| JPS6050064B2 JPS6050064B2 (ja) | 1985-11-06 |
Family
ID=15407060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146410A Expired JPS6050064B2 (ja) | 1982-08-24 | 1982-08-24 | 相補型ｍｏｓ半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050064B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113661A (ja) * | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP2006013128A (ja) * | 2004-06-25 | 2006-01-12 | Nippon Hoso Kyokai <Nhk> | 有機又は無機トランジスタ及びその製造方法並びに画像表示装置 |
-
1982
- 1982-08-24 JP JP57146410A patent/JPS6050064B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113661A (ja) * | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH0228270B2 (ja) * | 1984-06-29 | 1990-06-22 | Nippon Telegraph & Telephone | |
| JP2006013128A (ja) * | 2004-06-25 | 2006-01-12 | Nippon Hoso Kyokai <Nhk> | 有機又は無機トランジスタ及びその製造方法並びに画像表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6050064B2 (ja) | 1985-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439108B2 (en) | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same | |
| CN100411180C (zh) | 半导体结构及制造半导体结构的方法 | |
| EP0166218B1 (en) | Silicon-on-insulator transistors | |
| JPH0355984B2 (ja) | ||
| JPS5856409A (ja) | 半導体装置の製造方法 | |
| EP0097703A1 (en) | Process for forming a cmos integrated circuit structure | |
| US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
| JPH03161964A (ja) | 複合型集積回路素子 | |
| JP2785919B2 (ja) | 絶縁層の上に成長層を有する半導体装置の製造方法 | |
| JPH0348656B2 (ja) | ||
| JPS59208851A (ja) | 半導体装置とその製造法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPS5935464A (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPS63192266A (ja) | Ｃｍｏｓ集積回路及びその製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JPS6050063B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPS6242391B2 (ja) | ||
| JPS6247151A (ja) | 相互接続部を基板に形成する方法 | |
| JP2713940B2 (ja) | 半導体装置 | |
| JPS6266619A (ja) | 半導体装置の製造方法 | |
| JPH0290569A (ja) | 半導体装置の製造方法 | |
| JPS5975653A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60133755A (ja) | 半導体装置の製造方法 | |
| JPH0770716B2 (ja) | 半導体装置の製造方法 | |
| JPS6258667B2 (ja) |