JPS6258667B2 - - Google Patents
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- JPS6258667B2 JPS6258667B2 JP57113198A JP11319882A JPS6258667B2 JP S6258667 B2 JPS6258667 B2 JP S6258667B2 JP 57113198 A JP57113198 A JP 57113198A JP 11319882 A JP11319882 A JP 11319882A JP S6258667 B2 JPS6258667 B2 JP S6258667B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、半導体
基板内に逆電導型のウエルを備えた半導体装置、
特に相補型MIS半導体装置の製造方法に関するも
のである。
基板内に逆電導型のウエルを備えた半導体装置、
特に相補型MIS半導体装置の製造方法に関するも
のである。
相補型MIS半導体装置は、通常半導体基板にそ
の逆導電型の不純物でウエルを形成し、このウエ
ル内に、このウエルの不純物と逆導電チヤンネル
型のMIS半導体装置と、基板内に基板不純物と逆
導電チヤンネル型のMIS半導体装置を形成してい
る。これらMIS半導体装置は、通常Ｎ型MIS半導
体装置ないしは、Ｐ型MIS半導体装置を意味する
が、これらの装置を同一基板内に備えた相補型
MIS半導体装置は低電力消費の半導体装置として
広く知られている。
の逆導電型の不純物でウエルを形成し、このウエ
ル内に、このウエルの不純物と逆導電チヤンネル
型のMIS半導体装置と、基板内に基板不純物と逆
導電チヤンネル型のMIS半導体装置を形成してい
る。これらMIS半導体装置は、通常Ｎ型MIS半導
体装置ないしは、Ｐ型MIS半導体装置を意味する
が、これらの装置を同一基板内に備えた相補型
MIS半導体装置は低電力消費の半導体装置として
広く知られている。
この相補型MIS半導体装置において、Ｎ型MIS
半導体装置およびＰ型MIS半導体装置を形成する
際、Ｎ型MIS半導体装置を形成する領域にはＰ型
不純物が入らないように、Ｐ型MIS半導体装置を
形成する領域にはＮ型不純物が入らないようにマ
スクをする必要がある（以下このことを拡散切り
換えとよぶ）。
半導体装置およびＰ型MIS半導体装置を形成する
際、Ｎ型MIS半導体装置を形成する領域にはＰ型
不純物が入らないように、Ｐ型MIS半導体装置を
形成する領域にはＮ型不純物が入らないようにマ
スクをする必要がある（以下このことを拡散切り
換えとよぶ）。
従来、このマスクとして例えば気相成長酸化膜
（以下、SiO2）を用いた場合、拡散切り換えのた
めのエツチング工程の際、下地の酸化膜もエツチ
ングされてしまうという欠点があつた。
（以下、SiO2）を用いた場合、拡散切り換えのた
めのエツチング工程の際、下地の酸化膜もエツチ
ングされてしまうという欠点があつた。
本発明は、拡散切り換えのマスクとする気相成
長SiO2下に前もつて多結晶シリコン層を形成
し、上記酸化膜エツチの際のフイールド酸化膜厚
の減少をなくしなおかつその多結晶シリコン層を
高抵抗素子として利用できるという相補型MIS半
導体装置の製造方法を提供するものである。
長SiO2下に前もつて多結晶シリコン層を形成
し、上記酸化膜エツチの際のフイールド酸化膜厚
の減少をなくしなおかつその多結晶シリコン層を
高抵抗素子として利用できるという相補型MIS半
導体装置の製造方法を提供するものである。
従来の拡散切り換えのマスクとして気相成長
SiO2を用いる相補型MIS半導体装置の製造方法は
第１図に示すようなものであつた。第１図ａ工程
において基板１、例えばＮ型Si基板上にシリコン
酸化膜２を成長させ、しかる後フオトレジスト３
をマスクとして、基板１と逆導電型の不純物を持
つウエル４（本例ではＰウエル）を例えばボロン
のイオン注入により形成する。第１図ｂ工程にお
いて、耐酸化膜物質５たとえばシリコン窒化膜を
シリコン酸化膜２の上に形成し、素子領域となる
部分以外のシリコン窒化膜を選択的にエツチング
する。第１図ｃ工程において、酸化によりフイー
ルド酸化膜６を形成し、しかる後シリコン窒化膜
を除去し、多結晶シリコン７を成長させ、MIS半
導体装置のゲート電極となる部分以外の多結晶シ
リコンをエツチングで除去する。第１図ｄ工程に
おいて、多結晶シリコン７上にシリコン酸化膜８
を形成し、しかる後拡散切り換えに用いる気相成
長SiO2９を成長させる。第１図ｅ工程におい
て、気相成長SiO2９の、例えばＮ型MIS半導体装
置を形成する領域をエツチング除去する。この際
気相成長SiO2層下の酸化膜もエツチング時間が
適当でないと同時にエツチングされてしまうとい
う欠点がある。エツチング後、リンの拡散あるい
はイオン注入によりＮ型拡散層１０を形成する。
第１図ｆ工程において気相成長SiO2９上にさら
に気相成長SiO2１１を成長させＰ型MIS半導体装
置を形成する領域をエツチング除去する。このよ
うにエツチングした後の状態は、Ｐ型領域とＮ型
領域の境界部分において、気相成長SiO2９と１
１の重なつた気相成長SiO2の膜厚の段差があつ
て、これがあとの第１図ｇ工程における金属配線
が断線しやすくなるという欠点になる。エツチン
グ後ボロンの拡散あるいはイオン注入によりＰ型
拡散層１２を形成する。第１図ｇ工程において通
常のMIS半導体装置の製造方法に従い層間絶縁膜
１３を気相成長SiO2により形成し、コンタクト
穴をあけ、金属配線１４を施すことにより、相補
型MIS半導体装置ができる。
SiO2を用いる相補型MIS半導体装置の製造方法は
第１図に示すようなものであつた。第１図ａ工程
において基板１、例えばＮ型Si基板上にシリコン
酸化膜２を成長させ、しかる後フオトレジスト３
をマスクとして、基板１と逆導電型の不純物を持
つウエル４（本例ではＰウエル）を例えばボロン
のイオン注入により形成する。第１図ｂ工程にお
いて、耐酸化膜物質５たとえばシリコン窒化膜を
シリコン酸化膜２の上に形成し、素子領域となる
部分以外のシリコン窒化膜を選択的にエツチング
する。第１図ｃ工程において、酸化によりフイー
ルド酸化膜６を形成し、しかる後シリコン窒化膜
を除去し、多結晶シリコン７を成長させ、MIS半
導体装置のゲート電極となる部分以外の多結晶シ
リコンをエツチングで除去する。第１図ｄ工程に
おいて、多結晶シリコン７上にシリコン酸化膜８
を形成し、しかる後拡散切り換えに用いる気相成
長SiO2９を成長させる。第１図ｅ工程におい
て、気相成長SiO2９の、例えばＮ型MIS半導体装
置を形成する領域をエツチング除去する。この際
気相成長SiO2層下の酸化膜もエツチング時間が
適当でないと同時にエツチングされてしまうとい
う欠点がある。エツチング後、リンの拡散あるい
はイオン注入によりＮ型拡散層１０を形成する。
第１図ｆ工程において気相成長SiO2９上にさら
に気相成長SiO2１１を成長させＰ型MIS半導体装
置を形成する領域をエツチング除去する。このよ
うにエツチングした後の状態は、Ｐ型領域とＮ型
領域の境界部分において、気相成長SiO2９と１
１の重なつた気相成長SiO2の膜厚の段差があつ
て、これがあとの第１図ｇ工程における金属配線
が断線しやすくなるという欠点になる。エツチン
グ後ボロンの拡散あるいはイオン注入によりＰ型
拡散層１２を形成する。第１図ｇ工程において通
常のMIS半導体装置の製造方法に従い層間絶縁膜
１３を気相成長SiO2により形成し、コンタクト
穴をあけ、金属配線１４を施すことにより、相補
型MIS半導体装置ができる。
以上説明した従来の製造方法による相補型MIS
半導体装置においては、気相成長SiO2を拡散切
り換えのマスクとするため、下地の酸化膜がエツ
チングされないようなエツチング時間を設定する
ことが難しく、またＰ型領域とＮ型領域の境界で
段差が生ずるため、金属配線の際、断線しやすく
なるという欠点があつた。
半導体装置においては、気相成長SiO2を拡散切
り換えのマスクとするため、下地の酸化膜がエツ
チングされないようなエツチング時間を設定する
ことが難しく、またＰ型領域とＮ型領域の境界で
段差が生ずるため、金属配線の際、断線しやすく
なるという欠点があつた。
そこで本発明の製造方法は、拡散切り換えのマ
スクとする気相成長SiO2下に前もつて、多結晶
シリコン層を形成することにより、酸化膜エツチ
の際にもフイールド酸化膜厚を減少することな
く、Ｐ―Ｎ境界のエツチングによる段差もなく
し、なおかつ、その多結晶シリコン層を高抵抗素
子として利用できるという、相補型MIS半導体装
置を得るものである。
スクとする気相成長SiO2下に前もつて、多結晶
シリコン層を形成することにより、酸化膜エツチ
の際にもフイールド酸化膜厚を減少することな
く、Ｐ―Ｎ境界のエツチングによる段差もなく
し、なおかつ、その多結晶シリコン層を高抵抗素
子として利用できるという、相補型MIS半導体装
置を得るものである。
本発明の製造方法の実施例を第２図で示す。第
２図ａ工程において基板１、例えばＮ型Si基板上
にシリコン酸化膜２を成長させ、しかる後フオト
レジスト３をマスクとして基板１と逆導電型の不
純物を持つウエル４（本例ではＰウエル）を例え
ばボロンのイオン注入により形成する。第２図ｂ
工程において、耐酸化性物質５、たとえばシリコ
ン窒化膜をシリコン酸化膜２の上に形成し、素子
領域となる部分以外のシリコン窒化膜を選択的に
エツチングする。第２図ｃ工程において、酸化に
よりフイールド酸化膜６を形成し、しかる後シリ
コン窒化膜を除去し、しかるのち多結晶シリコン
７を成長させ、MIS半導体装置のゲート電極とな
る部分以外の多結晶シリコンをエツチングで除去
する。第２図ｄ工程において、多結晶シリコン７
上にシリコン酸化膜８を形成し、しかる後多結晶
シリコン層１５を適当に薄く成長させしかる後気
相成長SiO2９を成長させる。第２図ｅ工程にお
いて、気相成長SiO2９の例えばＮ型MIS半導体装
置を形成する領域をエツチング除去する。この
際、気相成長SiO2９の下に多結晶シリコンの層
があるから酸化膜エツチング時間が長くなつて
も、多結晶シリコン下のフイールド酸化膜などが
エツチングされることはないという利点がある。
エツチング後リンのイオン注入を適当なエネルギ
ーと不純物量で行ない、Ｎ型拡散層１０を形成す
る。この際イオン注入エネルギーは拡散層・ゲー
トにイオン注入されるように行なうから、多結晶
シリコン１５中に入る不純物の量はわずかであ
り、また多結晶シリコン層の厚さも薄いので高抵
抗の層となる。第２図ｆ工程において、気相成長
SiO2１１成長させＰ型MIS半導体装置を形成する
領域の気相成長SiO2１１をエツチング除去し、
ボロンのイオン注入によりＰ型拡散層１２を形成
する。第２図ｇ工程において、気相成長SiO2１
１を酸化膜エツチングにより全面除去する。この
時、気相成長SiO2９と１１のＰ―Ｎ切り換え部
での重なり部分もこの多結晶シリコンをエツチン
グの保護膜として全面除去される。しかる後、高
抵抗素子として使う部分以外の多結晶シリコンを
エツチング除去する。気相成長SiO2をいつたん
全面除去することによりＰ―Ｎ境界での酸化膜エ
ツチによつて生じていた段差をなくすることがで
きる。第２図ｈ工程において、通常のMIS半導体
装置の製造方法に従い、層間絶縁膜１３を気相成
長SiO2により形成し、コンタクト穴をあけ、金
属配線１４を施すことにより、高抵抗素子を含ん
だ相補型MIS半導体装置ができる。
２図ａ工程において基板１、例えばＮ型Si基板上
にシリコン酸化膜２を成長させ、しかる後フオト
レジスト３をマスクとして基板１と逆導電型の不
純物を持つウエル４（本例ではＰウエル）を例え
ばボロンのイオン注入により形成する。第２図ｂ
工程において、耐酸化性物質５、たとえばシリコ
ン窒化膜をシリコン酸化膜２の上に形成し、素子
領域となる部分以外のシリコン窒化膜を選択的に
エツチングする。第２図ｃ工程において、酸化に
よりフイールド酸化膜６を形成し、しかる後シリ
コン窒化膜を除去し、しかるのち多結晶シリコン
７を成長させ、MIS半導体装置のゲート電極とな
る部分以外の多結晶シリコンをエツチングで除去
する。第２図ｄ工程において、多結晶シリコン７
上にシリコン酸化膜８を形成し、しかる後多結晶
シリコン層１５を適当に薄く成長させしかる後気
相成長SiO2９を成長させる。第２図ｅ工程にお
いて、気相成長SiO2９の例えばＮ型MIS半導体装
置を形成する領域をエツチング除去する。この
際、気相成長SiO2９の下に多結晶シリコンの層
があるから酸化膜エツチング時間が長くなつて
も、多結晶シリコン下のフイールド酸化膜などが
エツチングされることはないという利点がある。
エツチング後リンのイオン注入を適当なエネルギ
ーと不純物量で行ない、Ｎ型拡散層１０を形成す
る。この際イオン注入エネルギーは拡散層・ゲー
トにイオン注入されるように行なうから、多結晶
シリコン１５中に入る不純物の量はわずかであ
り、また多結晶シリコン層の厚さも薄いので高抵
抗の層となる。第２図ｆ工程において、気相成長
SiO2１１成長させＰ型MIS半導体装置を形成する
領域の気相成長SiO2１１をエツチング除去し、
ボロンのイオン注入によりＰ型拡散層１２を形成
する。第２図ｇ工程において、気相成長SiO2１
１を酸化膜エツチングにより全面除去する。この
時、気相成長SiO2９と１１のＰ―Ｎ切り換え部
での重なり部分もこの多結晶シリコンをエツチン
グの保護膜として全面除去される。しかる後、高
抵抗素子として使う部分以外の多結晶シリコンを
エツチング除去する。気相成長SiO2をいつたん
全面除去することによりＰ―Ｎ境界での酸化膜エ
ツチによつて生じていた段差をなくすることがで
きる。第２図ｈ工程において、通常のMIS半導体
装置の製造方法に従い、層間絶縁膜１３を気相成
長SiO2により形成し、コンタクト穴をあけ、金
属配線１４を施すことにより、高抵抗素子を含ん
だ相補型MIS半導体装置ができる。
以上説明したように、本発明の拡散切り換えの
マスクに用いる気相成長SiO2下に前もつて多結
晶シリコン層を形成し、しかる後、気相成長
SiO2を酸化膜エツチングして、拡散切り換えの
マスクとするという製造方法により、多結晶シリ
コン層は、多結晶シリコン層下の酸化膜に対し
て、酸化膜エツチングの保護膜となつてフイール
ド酸化膜厚の減少をなくすことができ、また気相
成長SiO2を酸化膜エツチングにより全面除去し
て、Ｐ―Ｎ境界の段差をなくして金属配線の断線
をなくすことも、可能となり、なおかつ、その多
結晶シリコン層は、酸化膜エツチングの保護膜と
してばかりではなく、Ｐ型・Ｎ型MIS半導体装置
のゲート・ドレイン形成のイオン注入の際に、わ
ずかな不純物しか入らないことを利用して、高抵
抗素子材料としても使え結局高速で金属配線の断
線の少ないそして容易にＰ型預域、Ｎ型領域の両
方に高抵抗素子が備えられる、相補型MIS半導体
装置を得ることができる。
マスクに用いる気相成長SiO2下に前もつて多結
晶シリコン層を形成し、しかる後、気相成長
SiO2を酸化膜エツチングして、拡散切り換えの
マスクとするという製造方法により、多結晶シリ
コン層は、多結晶シリコン層下の酸化膜に対し
て、酸化膜エツチングの保護膜となつてフイール
ド酸化膜厚の減少をなくすことができ、また気相
成長SiO2を酸化膜エツチングにより全面除去し
て、Ｐ―Ｎ境界の段差をなくして金属配線の断線
をなくすことも、可能となり、なおかつ、その多
結晶シリコン層は、酸化膜エツチングの保護膜と
してばかりではなく、Ｐ型・Ｎ型MIS半導体装置
のゲート・ドレイン形成のイオン注入の際に、わ
ずかな不純物しか入らないことを利用して、高抵
抗素子材料としても使え結局高速で金属配線の断
線の少ないそして容易にＰ型預域、Ｎ型領域の両
方に高抵抗素子が備えられる、相補型MIS半導体
装置を得ることができる。
また多結晶シリコン層１６とその下層のイオン
注入拡散層との間で容量を形成する事が出来、回
路的に遅延回路を形成する事が出来るのも本発明
の特徴とするところである。
注入拡散層との間で容量を形成する事が出来、回
路的に遅延回路を形成する事が出来るのも本発明
の特徴とするところである。
第１図ａ〜ｇは従来の製造工程を説明するため
の工程順の断面図であり、第２図ａ〜ｈは本発明
の一実施例を説明するための工程順の断面図であ
る。 なお図において、１……Ｎ型基板、２，８……
シリコン酸化膜、３……フオトレジスト、４……
Ｐウエル、５……シリコン窒化膜、６……フイー
ルド酸化膜、７，１５，１６……多結晶シリコ
ン、９，１１，１３……気相成長SiO2、１０…
…N+拡散層、１２……P+拡散層、１４……金属
配線である。
の工程順の断面図であり、第２図ａ〜ｈは本発明
の一実施例を説明するための工程順の断面図であ
る。 なお図において、１……Ｎ型基板、２，８……
シリコン酸化膜、３……フオトレジスト、４……
Ｐウエル、５……シリコン窒化膜、６……フイー
ルド酸化膜、７，１５，１６……多結晶シリコ
ン、９，１１，１３……気相成長SiO2、１０…
…N+拡散層、１２……P+拡散層、１４……金属
配線である。
Claims (1)
- １ 一導電型の基板中に、逆電導型の第１の不純
物を注入する工程と、該基板上に選択的に耐酸化
性膜を設け、該耐酸化性膜をマスクとして該基板
を酸化して厚い酸化膜を形成する工程と、前記耐
酸化性膜を除去する工程と、該基板上に第１の多
結晶シリコン層を設ける工程と、ゲート電極とな
る領域以外の前記多結晶シリコン層をエツチング
除去する工程と、該第１の多結晶シリコン層上に
酸化膜を設ける工程と、第２の多結晶シリコン層
を設けその上に第１の気相成長酸化膜を設ける工
程と、前記基板の一部の領域上の前記第１の気相
成長酸化膜をエツチング除去して逆導電型の第２
の不純物を注入する工程と、前記第１の気相成長
酸化膜上にさらに第２の気相成長酸化膜を形成す
る工程と、前記逆導電型の第１の不純物が注入さ
れた領域上の前記第２の気相成長酸化膜をエツチ
ング除去して一導電型の第３の不純物を注入する
工程と、前記第２の気相成長酸化膜を全面除去し
たのちに前記第２の多結晶シリコン層の素子領域
以外をエツチング除去する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113198A JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113198A JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594154A JPS594154A (ja) | 1984-01-10 |
| JPS6258667B2 true JPS6258667B2 (ja) | 1987-12-07 |
Family
ID=14606033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113198A Granted JPS594154A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594154A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6261353A (ja) * | 1985-09-11 | 1987-03-18 | Oki Electric Ind Co Ltd | 相補型ｍｏｓ半導体素子の製造方法 |
-
1982
- 1982-06-30 JP JP57113198A patent/JPS594154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594154A (ja) | 1984-01-10 |
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