JPH0465528B2 - - Google Patents
Info
- Publication number
- JPH0465528B2 JPH0465528B2 JP57157023A JP15702382A JPH0465528B2 JP H0465528 B2 JPH0465528 B2 JP H0465528B2 JP 57157023 A JP57157023 A JP 57157023A JP 15702382 A JP15702382 A JP 15702382A JP H0465528 B2 JPH0465528 B2 JP H0465528B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- oxide film
- arsenic
- field oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 229910052785 arsenic Inorganic materials 0.000 claims description 32
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 24
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- -1 arsenic ions Chemical class 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 238000000605 extraction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にバ
イポーラ型半導体装置の製造方法に係る。
イポーラ型半導体装置の製造方法に係る。
近年、半導体装置の微細加工技術の進歩は著し
く、イオン注入技術、選択酸化法等が大きくこれ
に寄与している。バイポーラ型半導体装置におい
ても高集積化、高速化を図るために選択酸化法、
特にリセスドオキサイド法（埋込み酸化法）は必
要欠くべからざる方法であり、バイポーラ型集積
回路のうちI2L，ECL等の製造工程において一般
的に使用されている。また、このような選択酸化
法を用いて例えばコレクタ領域となるｎ型半導体
層にフイールド酸化膜及びこのフイールド酸化膜
により囲まれた素子領域を形成し、更に該素子領
域にｐ型ベース領域を形成した後、該ｐ型ベース
領域の一部及びフイールド酸化膜上にｎ型不純
物、特に拡散係数の小さい砒素をドープした多結
晶シリコン膜パターンを形成し、これを拡散源と
して前記フイールド酸化膜と接するように浅い
n+型エミツタ領域を形成するとともに、該多結
晶シリコン膜パターンを電極の取出しに利用する
技術を併用すれば、素子特性を改善することがで
きる。
く、イオン注入技術、選択酸化法等が大きくこれ
に寄与している。バイポーラ型半導体装置におい
ても高集積化、高速化を図るために選択酸化法、
特にリセスドオキサイド法（埋込み酸化法）は必
要欠くべからざる方法であり、バイポーラ型集積
回路のうちI2L，ECL等の製造工程において一般
的に使用されている。また、このような選択酸化
法を用いて例えばコレクタ領域となるｎ型半導体
層にフイールド酸化膜及びこのフイールド酸化膜
により囲まれた素子領域を形成し、更に該素子領
域にｐ型ベース領域を形成した後、該ｐ型ベース
領域の一部及びフイールド酸化膜上にｎ型不純
物、特に拡散係数の小さい砒素をドープした多結
晶シリコン膜パターンを形成し、これを拡散源と
して前記フイールド酸化膜と接するように浅い
n+型エミツタ領域を形成するとともに、該多結
晶シリコン膜パターンを電極の取出しに利用する
技術を併用すれば、素子特性を改善することがで
きる。
上述した選択酸化法は種々の利点を有する一方
で以下のような欠点も有する。すなわち、選択酸
化時にバーズビーク直下にデイスロケーシヨンや
OSF（Cxidation induced Stacking Faults）が
発生し、フイールド酸化膜と接するエミツタ領域
を形成する際、バーズビーク直下付近で不純物の
異常拡散が起こつたり、選択酸化によつてリンの
パイルアツプ現象等が発生する。この結果、Ｃ
（コレクタ）−Ｅ（エミツタ）耐圧不良が生じ、歩
留りが低下する。この傾向は高集積化が進むとま
すます顕著になつてくる。
で以下のような欠点も有する。すなわち、選択酸
化時にバーズビーク直下にデイスロケーシヨンや
OSF（Cxidation induced Stacking Faults）が
発生し、フイールド酸化膜と接するエミツタ領域
を形成する際、バーズビーク直下付近で不純物の
異常拡散が起こつたり、選択酸化によつてリンの
パイルアツプ現象等が発生する。この結果、Ｃ
（コレクタ）−Ｅ（エミツタ）耐圧不良が生じ、歩
留りが低下する。この傾向は高集積化が進むとま
すます顕著になつてくる。
ここで、選択酸化のマスクとなるシリコン窒化
膜及びその下の薄いバツフア酸化膜の厚さとデイ
スロケーシヨン等の発生との関係を述べると、シ
リコン窒化膜をできるだけ薄くし、バツフア酸化
膜を厚くすればデイスロケーシヨン等の発生を低
減することができる。一方、上述したようにシリ
コン窒化膜を薄くし、バツフア酸化膜を厚くする
と、横方向の酸化がより進行して選択酸化時のパ
ターン変換差が大きくなるため微細化が困難とな
る。したがつて、バイポーラ型半導体装置の製造
に選択酸化法を用いた場合、デイスロケーシヨン
等の発生とパターン変換差を考慮して、シリコン
窒化膜及びバツフア酸化膜の厚さの最適条件を決
定し、微細化しても歩留りが低減しないようにし
ている。
膜及びその下の薄いバツフア酸化膜の厚さとデイ
スロケーシヨン等の発生との関係を述べると、シ
リコン窒化膜をできるだけ薄くし、バツフア酸化
膜を厚くすればデイスロケーシヨン等の発生を低
減することができる。一方、上述したようにシリ
コン窒化膜を薄くし、バツフア酸化膜を厚くする
と、横方向の酸化がより進行して選択酸化時のパ
ターン変換差が大きくなるため微細化が困難とな
る。したがつて、バイポーラ型半導体装置の製造
に選択酸化法を用いた場合、デイスロケーシヨン
等の発生とパターン変換差を考慮して、シリコン
窒化膜及びバツフア酸化膜の厚さの最適条件を決
定し、微細化しても歩留りが低減しないようにし
ている。
ところが、選択酸化法を用い、更に砒素をドー
プした多結晶シリコン膜パターンを拡散源として
対向する二側面がフイールド酸化膜と接する浅い
ｎ型不純物領域（エミツタ領域）を形成する技術
を併用して、高速度、高性能のバイポーラ型半導
体装置を得ようとした場合、上述した選択酸化の
条件が最適であるにもかかわらず、Ｃ−Ｅリーク
あるいはＣ−Ｅシヨートが問題となつて、予想以
上に歩留りが低下するという欠点があつた。こう
した歩留り低下は、選択酸化の条件のみならず、
多結晶シリコン膜パターン中の不純物濃度にも影
響されてデイスロケーシヨン等が発生し、こうし
た結晶欠陥にそつて不純物の異常拡散が起こり、
Ｃ−ＥリークあるいはＣ−Ｅシヨートが生じるた
めであると予想される。
プした多結晶シリコン膜パターンを拡散源として
対向する二側面がフイールド酸化膜と接する浅い
ｎ型不純物領域（エミツタ領域）を形成する技術
を併用して、高速度、高性能のバイポーラ型半導
体装置を得ようとした場合、上述した選択酸化の
条件が最適であるにもかかわらず、Ｃ−Ｅリーク
あるいはＣ−Ｅシヨートが問題となつて、予想以
上に歩留りが低下するという欠点があつた。こう
した歩留り低下は、選択酸化の条件のみならず、
多結晶シリコン膜パターン中の不純物濃度にも影
響されてデイスロケーシヨン等が発生し、こうし
た結晶欠陥にそつて不純物の異常拡散が起こり、
Ｃ−ＥリークあるいはＣ−Ｅシヨートが生じるた
めであると予想される。
本発明は上記事情に鑑みてなされたものであ
り、選択酸化法及び多結晶シリコン膜パターンか
らの拡散技術を用いる半導体装置の製造方法にお
いて、デイスロケーシヨンやOSFの発生に起因
する不純物の異常拡散を防止し、コレクタ−エミ
ツタ間のリークやシヨートの発生を減少させ、歩
留りの低下を防止し得る半導体装置の製造方法を
提供しようとするものである。
り、選択酸化法及び多結晶シリコン膜パターンか
らの拡散技術を用いる半導体装置の製造方法にお
いて、デイスロケーシヨンやOSFの発生に起因
する不純物の異常拡散を防止し、コレクタ−エミ
ツタ間のリークやシヨートの発生を減少させ、歩
留りの低下を防止し得る半導体装置の製造方法を
提供しようとするものである。
上述したように選択酸化法及び不純物を含む多
結晶シリコン膜パターンを拡散源として不純物領
域を形成するとともにこの多結晶シリコン膜パタ
ーンを取出し電極として利用する方法を併用して
製造されたバイポーラ型半導体装置におけるＣ−
Ｅリーク、Ｃ−Ｅシヨートはデイスロケーシヨン
等の欠陥の発生に起因し、こうした欠陥にそつて
不純物の異常拡散が起こつているためであると考
えられる。また、欠陥の発生する原因は半導体層
に発生する応力であり、この応力は選択酸化膜の
膜厚が厚いほど、また拡散される不純物の濃度が
高いほど大きくなり、両者の要因によつて応力が
ある程度以上になるとデイスロケーシヨン等の欠
陥が発生すると考えられる。
結晶シリコン膜パターンを拡散源として不純物領
域を形成するとともにこの多結晶シリコン膜パタ
ーンを取出し電極として利用する方法を併用して
製造されたバイポーラ型半導体装置におけるＣ−
Ｅリーク、Ｃ−Ｅシヨートはデイスロケーシヨン
等の欠陥の発生に起因し、こうした欠陥にそつて
不純物の異常拡散が起こつているためであると考
えられる。また、欠陥の発生する原因は半導体層
に発生する応力であり、この応力は選択酸化膜の
膜厚が厚いほど、また拡散される不純物の濃度が
高いほど大きくなり、両者の要因によつて応力が
ある程度以上になるとデイスロケーシヨン等の欠
陥が発生すると考えられる。
そこで、本発明者は選択酸化膜の膜厚及び多結
晶シリコン膜パターン中の不純物濃度が歩留りに
どのように影響するかを実験した。実験は第１図
及び第２図に示したバイポーラトランジスタで構
成された10000素子のトランジスタアレーを用い
て厳密に評価を行つた。第１図及び第２図図示の
トランジスタアレーは以下のようにして製造され
る。まず、p-型シリコン基板１表面にn+型埋込
み領域２を形成する。次に、全面にｎ型エピタキ
シヤル層（コレクタ領域）３を成長させた後、バ
ツフア酸化膜パターン及びシリコン窒化膜パター
ンを形成する。つづいて、選択酸化法によりフイ
ールド酸化膜４及びこのフイールド酸化膜４によ
り囲まれた素子領域を形成する。つづいて、前記
シリコン窒化膜パターン及びバツフア酸化膜パタ
ーンを除去した後、この素子領域にｐ型不純物を
イオン注入してｐ型ベース領域５を形成する。つ
づいて、全面にアンドープ多結晶シリコン膜を堆
積し、砒素をイオン注入して濃度を均一化した
後、パターニングして砒素を含む多結晶シリコン
膜パターン６…を形成する。つづいて、この多結
晶シリコン膜パターン６…から砒素を拡散させ
て、対向する二側面が前記フイールド酸化膜４に
接するn+型エミツタ領域７を形成する。つづい
て、全面にCVD−SiO2膜８を堆積し、コンタク
トホール９…を開孔した後、Al膜を蒸着し、パ
ターニングしてベース電極１０を形成する。な
お、多結晶シリコン膜パターン６…はn+型エミ
ツタ領域７の取出し電極であり、全てチツプ内の
測定用パツドに接続されている。同様に、ベース
電極１０も全てチツプ内の別の測定用パツドに接
続されている。また、図示しないコレクタ電極は
n+型埋込み領域２より表面に取り出しチツプ内
の別の測定用パツドに接続されている。
晶シリコン膜パターン中の不純物濃度が歩留りに
どのように影響するかを実験した。実験は第１図
及び第２図に示したバイポーラトランジスタで構
成された10000素子のトランジスタアレーを用い
て厳密に評価を行つた。第１図及び第２図図示の
トランジスタアレーは以下のようにして製造され
る。まず、p-型シリコン基板１表面にn+型埋込
み領域２を形成する。次に、全面にｎ型エピタキ
シヤル層（コレクタ領域）３を成長させた後、バ
ツフア酸化膜パターン及びシリコン窒化膜パター
ンを形成する。つづいて、選択酸化法によりフイ
ールド酸化膜４及びこのフイールド酸化膜４によ
り囲まれた素子領域を形成する。つづいて、前記
シリコン窒化膜パターン及びバツフア酸化膜パタ
ーンを除去した後、この素子領域にｐ型不純物を
イオン注入してｐ型ベース領域５を形成する。つ
づいて、全面にアンドープ多結晶シリコン膜を堆
積し、砒素をイオン注入して濃度を均一化した
後、パターニングして砒素を含む多結晶シリコン
膜パターン６…を形成する。つづいて、この多結
晶シリコン膜パターン６…から砒素を拡散させ
て、対向する二側面が前記フイールド酸化膜４に
接するn+型エミツタ領域７を形成する。つづい
て、全面にCVD−SiO2膜８を堆積し、コンタク
トホール９…を開孔した後、Al膜を蒸着し、パ
ターニングしてベース電極１０を形成する。な
お、多結晶シリコン膜パターン６…はn+型エミ
ツタ領域７の取出し電極であり、全てチツプ内の
測定用パツドに接続されている。同様に、ベース
電極１０も全てチツプ内の別の測定用パツドに接
続されている。また、図示しないコレクタ電極は
n+型埋込み領域２より表面に取り出しチツプ内
の別の測定用パツドに接続されている。
上述したトランジスタアレーにおいて、バツフ
ア酸化膜の膜厚を300Å、シリコン窒化膜の膜厚
を1000Åとし、酸化時間を変化させてフイールド
酸化膜４の膜厚を0.5〜1.5μmの範囲で変化させ
た。また、多結晶シリコン膜パターン６の砒素濃
度は2.5×1020〜1.0×1021cm-3の範囲で変化させ
た。10000素子のトランジスタアレーの測定はＣ
−Ｅ間に0.3Vの電圧を印加し、リーク電流ICE≦
1μAのものを良品とした。第３図にＣ−Ｅリーク
のウエハ面内マツプの一例を、第４図にフイール
ド酸化膜の膜厚及び多結晶シリコン膜パターン中
の砒素濃度と歩留りとの関係を夫々示す。
ア酸化膜の膜厚を300Å、シリコン窒化膜の膜厚
を1000Åとし、酸化時間を変化させてフイールド
酸化膜４の膜厚を0.5〜1.5μmの範囲で変化させ
た。また、多結晶シリコン膜パターン６の砒素濃
度は2.5×1020〜1.0×1021cm-3の範囲で変化させ
た。10000素子のトランジスタアレーの測定はＣ
−Ｅ間に0.3Vの電圧を印加し、リーク電流ICE≦
1μAのものを良品とした。第３図にＣ−Ｅリーク
のウエハ面内マツプの一例を、第４図にフイール
ド酸化膜の膜厚及び多結晶シリコン膜パターン中
の砒素濃度と歩留りとの関係を夫々示す。
第３図からウエハの中央部にもリーク電流の大
きいものがあり、バイポーラ型半導体装置の歩留
りの向上のためには、これらを極力抑える必要が
あることがわかる。また、ライトエツチングによ
り欠陥を観察したところ、リーク電流の大きいも
のはエミツタ領域とフイールド酸化膜の交わる位
置（エミツタエツジ）においてデイスロケーシヨ
ンが発生しており、このデイスロケーシヨンにそ
つた砒素の異常拡散がＣ−Ｅリークの原因である
ことが確認された。
きいものがあり、バイポーラ型半導体装置の歩留
りの向上のためには、これらを極力抑える必要が
あることがわかる。また、ライトエツチングによ
り欠陥を観察したところ、リーク電流の大きいも
のはエミツタ領域とフイールド酸化膜の交わる位
置（エミツタエツジ）においてデイスロケーシヨ
ンが発生しており、このデイスロケーシヨンにそ
つた砒素の異常拡散がＣ−Ｅリークの原因である
ことが確認された。
また、第４図から歩留りが80％以上となるよう
なフイールド酸化膜の膜厚及び多結晶シリコン膜
パターン中の砒素濃度の臨界条件は以下のようで
あつた。すなわち、フイールド酸化膜の膜厚が
2500Åの場合、多結晶シリコン膜パターン中の砒
素濃度は１×1021cm-3以下、砒素濃度１×1020cm
-3の場合、フイールド酸化膜の膜厚は1.3μm以下
である。これを、フイールド酸化膜の膜厚ｔと多
結晶シリコン膜パターン中の砒素濃度ｎを変数と
する一次式で表わして ｔ（μm）≦−0.117×10-20（μm・cm3）・ｎ（cm-3
）
＋1.42（μm） の条件を満たせばバイポーラ型半導体装置の歩留
りを向上することができる。
なフイールド酸化膜の膜厚及び多結晶シリコン膜
パターン中の砒素濃度の臨界条件は以下のようで
あつた。すなわち、フイールド酸化膜の膜厚が
2500Åの場合、多結晶シリコン膜パターン中の砒
素濃度は１×1021cm-3以下、砒素濃度１×1020cm
-3の場合、フイールド酸化膜の膜厚は1.3μm以下
である。これを、フイールド酸化膜の膜厚ｔと多
結晶シリコン膜パターン中の砒素濃度ｎを変数と
する一次式で表わして ｔ（μm）≦−0.117×10-20（μm・cm3）・ｎ（cm-3
）
＋1.42（μm） の条件を満たせばバイポーラ型半導体装置の歩留
りを向上することができる。
すなわち、本発明の半導体装置の製造方法は、
ｎ型の半導体層に選択酸化法によりフイールド酸
化膜及びこのフイールド酸化膜により分離された
島状の素子領域を形成した後、該素子領域に部分
的にｐ型の不純物領域を形成し、更に少なくとも
該ｐ型の不純物領域の一部及びフイールド酸化膜
上に砒素を含む多結晶シリコン膜パターンを形成
し、該多結晶シリコン膜パターンから砒素を拡散
させて前記フイールド酸化膜に接するｎ型の不純
物領域を形成する工程を有する半導体装置の製造
方法において、前記フイールド酸化膜の膜厚ｔと
前記多結晶シリコン膜パターンに含まれる砒素の
濃度ｎ（ただし、１×1019≦ｎ（cm-3）≦１×1021）
が ｔ（μm）≦−0.117×10-20（μm・cm3）・ｎ（cm-3
）
＋1.42（μm） の関係を満たすことを特徴とするものである。
ｎ型の半導体層に選択酸化法によりフイールド酸
化膜及びこのフイールド酸化膜により分離された
島状の素子領域を形成した後、該素子領域に部分
的にｐ型の不純物領域を形成し、更に少なくとも
該ｐ型の不純物領域の一部及びフイールド酸化膜
上に砒素を含む多結晶シリコン膜パターンを形成
し、該多結晶シリコン膜パターンから砒素を拡散
させて前記フイールド酸化膜に接するｎ型の不純
物領域を形成する工程を有する半導体装置の製造
方法において、前記フイールド酸化膜の膜厚ｔと
前記多結晶シリコン膜パターンに含まれる砒素の
濃度ｎ（ただし、１×1019≦ｎ（cm-3）≦１×1021）
が ｔ（μm）≦−0.117×10-20（μm・cm3）・ｎ（cm-3
）
＋1.42（μm） の関係を満たすことを特徴とするものである。
なお、フイールド酸化膜の膜厚及び多結晶シリ
コン膜パターン中の不純物濃度は寄生容量やコン
タクト抵抗等の素子特性を考慮して最適な条件を
選ぶことはいうまでもない。したがつて、多結晶
シリコン膜パターン中の不純物濃度ｎに関して
は、１×1019〜１×1021cm-3の範囲とした。これ
はｎが１×1019cm-3未満であると良好なn+オーミ
ツクコンタクトを取ることが困難となること、ま
た、多結晶シリコン膜自体の抵抗が大となつてし
まうからであり、またｎが１×1021cm-3を超える
とフイールド酸化膜の厚さは2500Å以下となり誘
電体分離技術のみではトランジスタの分離が困難
であること（エピ技術、拡散技術で制限される）、
寄生容量も大きくなつてくる等からである。
コン膜パターン中の不純物濃度は寄生容量やコン
タクト抵抗等の素子特性を考慮して最適な条件を
選ぶことはいうまでもない。したがつて、多結晶
シリコン膜パターン中の不純物濃度ｎに関して
は、１×1019〜１×1021cm-3の範囲とした。これ
はｎが１×1019cm-3未満であると良好なn+オーミ
ツクコンタクトを取ることが困難となること、ま
た、多結晶シリコン膜自体の抵抗が大となつてし
まうからであり、またｎが１×1021cm-3を超える
とフイールド酸化膜の厚さは2500Å以下となり誘
電体分離技術のみではトランジスタの分離が困難
であること（エピ技術、拡散技術で制限される）、
寄生容量も大きくなつてくる等からである。
また、本発明方法において用いられる第１導電
型の不純物を含む多結晶シリコン膜パターンは、
アンドープ多結晶シリコン膜に砒素をイオン注入
し、熱処理を施して多結晶シリコン膜中の濃度を
均一化した後、パターニングすることにより形成
してもよいし、CVD法により砒素をドープした
多結晶シリコン膜を堆積した後、パターニングす
ることにより形成してもよい。
型の不純物を含む多結晶シリコン膜パターンは、
アンドープ多結晶シリコン膜に砒素をイオン注入
し、熱処理を施して多結晶シリコン膜中の濃度を
均一化した後、パターニングすることにより形成
してもよいし、CVD法により砒素をドープした
多結晶シリコン膜を堆積した後、パターニングす
ることにより形成してもよい。
以下、本発明方法をnpnバイポーラトランジス
タの製造に適用した実施例を第５図ａ〜ｄを参照
して説明する。
タの製造に適用した実施例を第５図ａ〜ｄを参照
して説明する。
まず、p-型シリコン基板１１にSbを選択拡散
したn+型埋込み領域１２を形成した。次に、ｎ
型エピタキシヤル層（コレクタ領域）１３を形成
した後、厚さ300Åのバツフア酸化膜及び厚さ
1000Åのシリコン窒化膜を順次堆積し、更にパタ
ーニングしてバツフア酸化膜パターン１４及びシ
リコン窒化膜パターン１５を形成した（第５図ａ
図示）。
したn+型埋込み領域１２を形成した。次に、ｎ
型エピタキシヤル層（コレクタ領域）１３を形成
した後、厚さ300Åのバツフア酸化膜及び厚さ
1000Åのシリコン窒化膜を順次堆積し、更にパタ
ーニングしてバツフア酸化膜パターン１４及びシ
リコン窒化膜パターン１５を形成した（第５図ａ
図示）。
次いで、前記シリコン窒化膜パターン１５をマ
スクとしてKOHとイソプロピルアルコールの混
液により異方性エツチングを行つた後、1000℃の
燃焼酸化を行い、厚さ1μmのフイールド酸化膜１
６及びこのフイールド酸化膜１６により囲まれた
島状の素子領域を形成した（第５図ｂ図示）。
スクとしてKOHとイソプロピルアルコールの混
液により異方性エツチングを行つた後、1000℃の
燃焼酸化を行い、厚さ1μmのフイールド酸化膜１
６及びこのフイールド酸化膜１６により囲まれた
島状の素子領域を形成した（第５図ｂ図示）。
次いで、前記シリコン窒化膜パターン１５及び
バツフア酸化膜パターン１４を順次エツチング除
去した後、露出したｎ型エピタキシヤル層（コレ
クタ領域）１３表面に薄い熱酸化膜を形成した。
つづいて、前記ｎ型エピタキシヤル層（コレクタ
領域）１３の一部にボロンをイオン注入した後、
アニールを行いｐ型ベース領域１７を形成した。
つづいて、エミツタ形成予定部上及びコレクタコ
ンタクト形成予定部上に対応する前記薄い熱酸化
膜を選択的にエツチング除去した。つづいて、全
面に厚さ2000〜2500Åのアンドープ多結晶シリコ
ン膜１８を堆積した後、ドース量７×1015cm-2の
条件で砒素をイオン注入し、アニールを行つて多
結晶シリコン膜１８の砒素濃度を均一化した。こ
れによつて、多結晶シリコン膜１８中の砒素濃度
は3.5×1020cm-3となつた（第５図ｃ図示）。上
述したフイールド酸化膜１６の膜厚1μm及び多結
晶シリコン膜１８中の砒素濃度3.5×1020cm-3は
本発明方法の条件を満たすものである。
バツフア酸化膜パターン１４を順次エツチング除
去した後、露出したｎ型エピタキシヤル層（コレ
クタ領域）１３表面に薄い熱酸化膜を形成した。
つづいて、前記ｎ型エピタキシヤル層（コレクタ
領域）１３の一部にボロンをイオン注入した後、
アニールを行いｐ型ベース領域１７を形成した。
つづいて、エミツタ形成予定部上及びコレクタコ
ンタクト形成予定部上に対応する前記薄い熱酸化
膜を選択的にエツチング除去した。つづいて、全
面に厚さ2000〜2500Åのアンドープ多結晶シリコ
ン膜１８を堆積した後、ドース量７×1015cm-2の
条件で砒素をイオン注入し、アニールを行つて多
結晶シリコン膜１８の砒素濃度を均一化した。こ
れによつて、多結晶シリコン膜１８中の砒素濃度
は3.5×1020cm-3となつた（第５図ｃ図示）。上
述したフイールド酸化膜１６の膜厚1μm及び多結
晶シリコン膜１８中の砒素濃度3.5×1020cm-3は
本発明方法の条件を満たすものである。
次いで、前記多結晶シリコン膜１８を写真蝕刻
法によりパターニングして前記ｐ型ベース領域１
７の一部上及びフイールド酸化膜１６上に多結晶
シリコン膜パターン１８′を形成した後、熱処理
を施して、前記ｐ型ベース領域１７の一部に対向
する二側面が前記フイールド酸化膜１６に接する
n+型エミツタ領域１９を形成した。これと同時
に図示しないn+型コレクタコンタクト領域も形
成した。つづいて、全面にCVD−SiO2膜２０を
堆積した後、前記多結晶シリコン膜パターン１
８′上及び他の領域上のCVD−SiO2膜２０にコン
タクトホール２１…を開孔した。つづいて、全面
にAl−Cu−Si膜を蒸着した後、パターニングし
て配線２２を形成し、npnバイポーラトランジス
タを製造した（第５図ｄ図示）。
法によりパターニングして前記ｐ型ベース領域１
７の一部上及びフイールド酸化膜１６上に多結晶
シリコン膜パターン１８′を形成した後、熱処理
を施して、前記ｐ型ベース領域１７の一部に対向
する二側面が前記フイールド酸化膜１６に接する
n+型エミツタ領域１９を形成した。これと同時
に図示しないn+型コレクタコンタクト領域も形
成した。つづいて、全面にCVD−SiO2膜２０を
堆積した後、前記多結晶シリコン膜パターン１
８′上及び他の領域上のCVD−SiO2膜２０にコン
タクトホール２１…を開孔した。つづいて、全面
にAl−Cu−Si膜を蒸着した後、パターニングし
て配線２２を形成し、npnバイポーラトランジス
タを製造した（第５図ｄ図示）。
しかして、本発明方法によれば、フイールド酸
化膜１６の膜厚を考慮して、エミツタの拡散源と
なる多結晶シリコン膜パターン１８′中の砒素濃
度を規定することにより、デイスロケーシヨン等
の発生を防止し、エミツタエツジでの砒素の異常
拡散を防止することができる。したがつて、Ｃ−
ＥリークやＣ−Ｅシヨートをなくし、歩留りを大
幅に向上することができる。
化膜１６の膜厚を考慮して、エミツタの拡散源と
なる多結晶シリコン膜パターン１８′中の砒素濃
度を規定することにより、デイスロケーシヨン等
の発生を防止し、エミツタエツジでの砒素の異常
拡散を防止することができる。したがつて、Ｃ−
ＥリークやＣ−Ｅシヨートをなくし、歩留りを大
幅に向上することができる。
なお、本発明方法はI2L，ECL等のバイポーラ
型半導体装置の製造にも適用できる。
型半導体装置の製造にも適用できる。
また、上記実施例ではベース領域をシングル構
造としたが、p+型外部ベース領域を形成し、ダ
ブルベース構造としてもよい。また、上記実施例
ではアンドープ多結晶シリコン膜に砒素をイオン
注入した後、パターニングして多結晶シリコン膜
パターンを形成したが、CVD法により砒素ドー
プ多結晶シリコン膜を堆積した後、パターニング
して多結晶シリコン膜パターンを形成してもよ
い。
造としたが、p+型外部ベース領域を形成し、ダ
ブルベース構造としてもよい。また、上記実施例
ではアンドープ多結晶シリコン膜に砒素をイオン
注入した後、パターニングして多結晶シリコン膜
パターンを形成したが、CVD法により砒素ドー
プ多結晶シリコン膜を堆積した後、パターニング
して多結晶シリコン膜パターンを形成してもよ
い。
以上詳述した如く、本発明によれば選択酸化法
及び多結晶シリコン膜パターンからの拡散技術を
用いる半導体装置の製造方法において、デイスロ
ケーシヨンやOSFの発生に起因する不純物の異
常拡散を防止し、コレクタ−エミツタ間のリーク
やシヨートの発生を減少させ、歩留りの低下を防
止し得る半導体装置の製造方法を提供できるもの
である。
及び多結晶シリコン膜パターンからの拡散技術を
用いる半導体装置の製造方法において、デイスロ
ケーシヨンやOSFの発生に起因する不純物の異
常拡散を防止し、コレクタ−エミツタ間のリーク
やシヨートの発生を減少させ、歩留りの低下を防
止し得る半導体装置の製造方法を提供できるもの
である。
第１図はトランジスタアレーの平面図、第２図
は第１図の−線に沿う断面図、第３図はＣ−
Ｅリークのウエハ面内マツプ、第４図はフイール
ド酸化膜の膜厚及び多結晶シリコン膜パターン中
の砒素濃度と歩留りとの関係を示す線図、第５図
ａ〜ｄは本発明の実施例におけるnpnバイポーラ
トランジスタの製造方法を工程順に示す断面図で
ある。 １１…p-型シリコン基板、１２…n+型埋込み
領域、１３…ｎ型エピタキシヤル層（コレクタ領
域）、１６…バツフア酸化膜パターン、１５…シ
リコン窒化膜パターン、１６…フイールド酸化
膜、１７…ｐ型ベース領域、１８…多結晶シリコ
ン膜、１８′…多結晶シリコン膜パターン、１９
…n+型エミツタ領域、２０…CVD−SiO2膜、２
１…コンタクトホール、２２…配線。
は第１図の−線に沿う断面図、第３図はＣ−
Ｅリークのウエハ面内マツプ、第４図はフイール
ド酸化膜の膜厚及び多結晶シリコン膜パターン中
の砒素濃度と歩留りとの関係を示す線図、第５図
ａ〜ｄは本発明の実施例におけるnpnバイポーラ
トランジスタの製造方法を工程順に示す断面図で
ある。 １１…p-型シリコン基板、１２…n+型埋込み
領域、１３…ｎ型エピタキシヤル層（コレクタ領
域）、１６…バツフア酸化膜パターン、１５…シ
リコン窒化膜パターン、１６…フイールド酸化
膜、１７…ｐ型ベース領域、１８…多結晶シリコ
ン膜、１８′…多結晶シリコン膜パターン、１９
…n+型エミツタ領域、２０…CVD−SiO2膜、２
１…コンタクトホール、２２…配線。
Claims (1)
- 【特許請求の範囲】 １ ｎ型の半導体層に選択酸化法によりフイール
ド酸化膜及びこのフイールド酸化膜により分離さ
れた島状の素子領域を形成した後、該素子領域に
部分的にｐ型の不純物領域を形成し、更に少なく
とも該ｐ型の不純物領域の一部及びフイールド酸
化膜上に砒素を含む多結晶シリコン膜パターンを
形成し、該多結晶シリコン膜パターンから砒素を
拡散させて前記フイールド酸化膜に接するｎ型の
不純物領域を形成する工程を有する半導体装置の
製造方法において、前記フイールド酸化膜の膜厚
ｔと前記多結晶シリコン膜パターンに含まれる砒
素の濃度ｎ（ただし、１×1019≦ｎ（cm-3）≦１×
1021）が ｔ（μm）≦−0.117×10-20（μm・cm3）・ｎ（cm-3
）
＋1.42（μm） の関係を満たすことを特徴とする半導体装置の製
造方法。 ２ ｐ型の不純物領域がベース領域、多結晶シリ
コン膜パターンから砒素を拡散させて形成される
ｎ型の不純物領域がエミツタ領域及びコレクタコ
ンタクト領域であり、かつ前記多結晶シリコン膜
パターンをエミツタ及びコレクタの取出し電極と
して利用することを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ３ 砒素を含む多結晶シリコン膜パターンをアン
ドープ多結晶シリコン膜に砒素をイオン注入し、
熱処理を施して多結晶シリコン膜中の濃度を均一
化した後、パターニングして形成することを特徴
とする特許請求の範囲第１項もしくは第２項記載
の半導体装置の製造方法。 ４ 砒素を含む多結晶シリコン膜パターンを
CVD法により砒素をドープした多結晶シリコン
膜を堆積した後、パターニングして形成すること
を特徴とする特許請求の範囲第１項もしくは第２
項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157023A JPS5946065A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
| US06/528,793 US4512074A (en) | 1982-09-09 | 1983-09-02 | Method for manufacturing a semiconductor device utilizing selective oxidation and diffusion from a polycrystalline source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57157023A JPS5946065A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5946065A JPS5946065A (ja) | 1984-03-15 |
| JPH0465528B2 true JPH0465528B2 (ja) | 1992-10-20 |
Family
ID=15640490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57157023A Granted JPS5946065A (ja) | 1982-09-09 | 1982-09-09 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4512074A (ja) |
| JP (1) | JPS5946065A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063961A (ja) * | 1983-08-30 | 1985-04-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60234372A (ja) * | 1984-05-07 | 1985-11-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5264381A (en) * | 1989-01-18 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| US5143859A (en) * | 1989-01-18 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| KR930011125B1 (ko) * | 1991-06-11 | 1993-11-24 | 삼성전자 주식회사 | 반도체 메모리장치 |
| US6331468B1 (en) * | 1998-05-11 | 2001-12-18 | Lsi Logic Corporation | Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers |
| US7381577B2 (en) * | 2005-04-19 | 2008-06-03 | International Business Machines Corporation | Early detection test for identifying defective semiconductor wafers in a front-end manufacturing line |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS57136359A (en) * | 1981-02-18 | 1982-08-23 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3671340A (en) * | 1970-02-06 | 1972-06-20 | Nippon Electric Co | Transistor device with plateau emitter and method for making the same |
| US3879230A (en) * | 1970-02-07 | 1975-04-22 | Tokyo Shibaura Electric Co | Semiconductor device diffusion source containing as impurities AS and P or B |
| US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
| US4049478A (en) * | 1971-05-12 | 1977-09-20 | Ibm Corporation | Utilization of an arsenic diffused emitter in the fabrication of a high performance semiconductor device |
| US3777364A (en) * | 1972-07-31 | 1973-12-11 | Fairchild Camera Instr Co | Methods for forming metal/metal silicide semiconductor device interconnect system |
| JPS5329555B2 (ja) * | 1974-11-22 | 1978-08-22 | ||
| US4110125A (en) * | 1977-03-03 | 1978-08-29 | International Business Machines Corporation | Method for fabricating semiconductor devices |
| US4338622A (en) * | 1979-06-29 | 1982-07-06 | International Business Machines Corporation | Self-aligned semiconductor circuits and process therefor |
| JPS56160034A (en) * | 1980-05-14 | 1981-12-09 | Fujitsu Ltd | Impurity diffusion |
| JPS5936432B2 (ja) * | 1980-08-25 | 1984-09-04 | 株式会社東芝 | 半導体装置の製造方法 |
| US4372033A (en) * | 1981-09-08 | 1983-02-08 | Ncr Corporation | Method of making coplanar MOS IC structures |
-
1982
- 1982-09-09 JP JP57157023A patent/JPS5946065A/ja active Granted
-
1983
- 1983-09-02 US US06/528,793 patent/US4512074A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS57136359A (en) * | 1981-02-18 | 1982-08-23 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4512074A (en) | 1985-04-23 |
| JPS5946065A (ja) | 1984-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0139805B1 (ko) | 단일 실리콘 자기-정합 트랜지스터 및 이의 제조 방법 | |
| JPS6347963A (ja) | 集積回路とその製造方法 | |
| US4978630A (en) | Fabrication method of bipolar transistor | |
| US4717677A (en) | Fabricating a semiconductor device with buried oxide | |
| US4735912A (en) | Process of fabricating a semiconductor IC device | |
| JPH04348053A (ja) | 半導体装置の製造方法 | |
| JPH0465528B2 (ja) | ||
| JPH065706B2 (ja) | ＢｉＣＭＯＳ素子の製造方法 | |
| JPH04363046A (ja) | 半導体装置の製造方法 | |
| JPS6273667A (ja) | 半導体素子の製造方法 | |
| US5453387A (en) | Fabrication method of semiconductor device with neighboring n- and p-type regions | |
| JPS5984435A (ja) | 半導体集積回路及びその製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JPH10294321A (ja) | ラテラルｐｎｐトランジスタおよびその製造方法 | |
| KR100275537B1 (ko) | 컬렉터 단결정 박막의 과성장을 이용한 쌍극자 트랜지스터 제조방법 | |
| KR930010118B1 (ko) | 반도체 장치의 제조방법 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JP2697631B2 (ja) | 半導体装置の製造方法 | |
| JP3303833B2 (ja) | 半導体装置及びその製造方法 | |
| JPH03222357A (ja) | 半導体装置及びその製造方法 | |
| JPH0442936A (ja) | 半導体装置の製造方法 | |
| JP2847773B2 (ja) | 半導体装置の製造方法 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| JPS6239538B2 (ja) | ||
| JPS641933B2 (ja) |