KR930011125B1 - 반도체 메모리장치 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리장치
제1도는 종래 방법에 의한 반도체 메모리장치를 도시한 단면도.
제2도는 본 발명에 의한 반도체 메모리장치를 도시한 단면도.
제3a도 내지 제3c도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 방법의 일 실시예를 도시한 단면도.
제4도는 본 발명에 의한 반도체 메모리장치의 다른 실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도.
제5a도 내지 제5c도는 본 발명에 의한 반도체 메모리장치의 또 다른 실시예를 도시한 단면도.
제6도는 본 발명에 의한 반도체 메모리장치의 또 다른 실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도.
본 발명은 반도체장치에 관한 것으로, 특히 신뢰성 있는 콘택을 위한 반도체 메모리장치에 관한 것이다.
전자기기의 고성능화, 고속화 및 고용량화 추세에 대응하기 위해서는 반도체장치의 고집적화, 소형화는 필수적이다. 반도체장치, 특히 디램(DRAM)장치의 고집적화, 소형화는 단위셀이 차지하는 면적을 감소하는 것에 의해 가능한데, 이는 하나의 셀에 저장될 수 있는 셀커패시턴스를 감소시키므로 동일한 정보기억에 필요한 충분한 전하확보를 어렵게 한다. 단위셀이 차지하는 면적 감소에 따른 셀커패시턴스의 감소문제를 해결하기 위한 방법으로 커패시터의 구조를 3차원적으로 형성하는 많은 방법들이 제안되고 있는데, 이는 셀커패시턴스를 증가시킬 수 있다는 점에서는 바람직한 연구로 받아 들여지지만 반도체소자와 소자사이의 단차를 크게 만든다는 점에서 해결되어야 할 여러가지 문제점들을 가진다. 스토리지전극, 유전체막 및 플레이트전극으로 구성되는 하나의 캐패시터와, 소오스영역, 드레인영역 및 게이트전극(워드라인)으로 구성되는 하나의 트랜지스터로 구성되어 최소 단위셀을 형성하는 DRAM 장치에는, 정보전달과 보존을 위해 드레인 영역과 접촉하는 비트라인이 필요한데, 상기 비트라인은, 통상 상기 트랜지스터와 상기 커패시터가 형성된 후에 형성되기 때문에, 소오스영역 및 드레인영역과 같은 불순물 확산영역이 형성되어 있는 반도체기판과 커패시터의 최상부표면 상이의 거리만큼의 단차를 극복하면서 형성되어야 한다. 반도체 메모리장치의 고집적화가 계속될 수록 단위면적에 저장되어야 하는 커패시턴스는 더욱 더 증가되어야 하는데, 이를 위한 커패시터의 높이 증가는 필수적이기 때문에 상기 단차는 더욱 더 커지고, 상기 단차를 극복하여 형성되어야 하는 상기 비트라인의 신뢰성은 단차 증가에 반비례적으로 저하된다.
제1도는 종래 방법에 의한 반도체 메모리장치를 도시한 단면도로서, 단차 증가와 함께 증가되는 비트라인의 콘택실패에 따른 신뢰성저하에 대해 설명한다.
필드산화막(2)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에 하나의 드레인영역(16)을 공유하며, 각각이 하나의 소오스영역(14)과 하나의 게이트전극(18)을 가지는 두개의 트랜지스터와, 상기 트랜지스터의 소오스영역과 접촉되도록 형성되며, 각각이 스토리지전극(30), 유전체막(32) 및 플레이트전극(34)으로 구성된 두개의 커패시터(C1, C3)로 이루어진 두개의 DRAM 셀과, 상기 셀들을 전기적으로 격리시키기 위한 절연물질층(40)과, 상기 절연물질층(40)을 뚫고 드레인 영역(16)과 접촉하는 비트라인(50)이 형성되어 있는 반도체 메모리장치를 보여주고 있는 상기 제1도에 의하면, 비트라인(50)은 커패시터(C1, C2)의 높이와 절연물질층(40)의 두께만큼의 단차가 있는 콘택홀(9)을 통해 드레인영역(16)과 접촉한다는 것을 알 수 있다.
단차가 있는 반도체기판에 도전물질을 증착한 후 패터닝하여 배선을 형성하면, 상기 배선은 단차벽 또는 단차 모서리부분에서 아주 얇게 형성되거나, 상기 부분들에서 기판과의 접착이 떨어져 콘택실패를 유발할뿐만 아니라, 스트레스 물질이동(stress migration) 또는 전기적물질이동(electromigration)을 유발하여 배선의 신뢰성을 저하시킨다. 배선의 콘택실패 및 신뢰성저하 문제는 콘택홀(배선을 반도체기판과 접촉시키기 위한 구멍)의 외형율(aspect ; 높이/넓이)이 커질수록 더욱 더 심각한데, 상기 제1도를 참조하면, 메모리셀을 구집적시키기 위한 소형화 추세는 비트라인이 접촉해야 할 불순물확산영역(드레인 영역)의 면적을 줄이고, 셀커패시턴스증가를 위한 커패시터의 높이 증가는 상기 불순물확산영역과 접촉하기 위해 절연물질층(40)에 형성되는 콘택홀의 높이를 증가시켜, 결과적으로 상기 콘택홀의 외형율을 증가시키기 때문에 콘택홀의 외형율 증가에 따른 상기 비트라인의 콘택실패 및 신뢰성저하 문제는 더욱더 심각해지고 있다.
본 발명의 목적은 콘택실패 및 신뢰성저하 문제를 극복하는반도체 메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 단차있는 반도체기판 상에 평탄한 도전층을 형성할 수 있는 반도체 메모리장치를 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적은 반도체기판의 표면근방에 형성되고 채널영역을 사이로 서로 격리된 소오스영역 및 드레인영역과, 상기 채널영역의 반도체기판상에 형성된 게이트전극층을 가지는 스위칭 트랜지스터; 상기 스위칭 트랜지스터의 소오스영역과 접촉되고 소정의 영역에 형성되는 스토리지전극과, 상기 스토리지전극을 덮는 유전체막과, 상기 유전체막상에 형성된 플레이트전극으로 구성되는 스택형 캐패시터; 상기 스위칭 트랜지스터의 드레인영역과 접촉되는 비트라인용 도전층을 구비한 반도체 메모리장치에 있어서, 상기 반도체기판의 소정영역을 제외한 나머지 영역을 소정깊이로식각하여서 형성된 돌출부; 상기 반도체기판의 식각된 영역에 형성되는 상기 스위칭 트랜지스터 및 스택형 캐패시터; 상기 돌출부를 포함하며 형성된 상기 스위칭 트랜지스터의 드레인영역; 및 상기 드레인영역 중 상기 돌출부와 접촉되는 형태로 형성된 상기 비트라인용 도전층을 구비한 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 상세하게 설명하고자 한다.
제2도는 본 발명에 의한 반도체 메모리장치를 도시한 단면도로서, 비트라인(50)과 접촉해야 할 불순물확산영역, 즉 드레인영역(16)이 형성될 돌출부(10a), 상기 돌출부 주변에 형성된 주변구조물(예컨대 필드산화막(12), 게이트전극(18), 스토리지전극(30), 유전체막(32) 및 플레이트전극(34)등), 상기 돌출부(10a)와 주변구조물을 전기적으로 절연시키기 위한 절연물질층(40), 및 상기 돌출부와 부분적으로 접촉하며 상기 절연물질층 상에 형성된 도전층, 예컨대 비트라인(50)으로 구성된 디램(DRAM) 어레이(Array)를 보여준다.
상기 제2도에 의하면, 비트라인을 접촉하기 위해 절연물질층(40)에 콘택홀(9)을 형성하던 종래 방법보다, 더욱 평탄하고, 더욱 신뢰성있는 콘택실패가 현저하게 줄어든 비트라인을 구비한 반도체 메모리장치를 실현할 수 있음을 알 수 있다.
제3a도 내지 제3c도는 본 발명에 의한 반도체 메모리장치를 제조하기 위한 방법의 일 실시예를 도시한 단면도로서, 상기 목적 및 다른 목적을 실현하기 위한 제조방법을 제시한다.
먼저, 제3a도를 참조하면, 반도체기판(10)에 돌출부(10a)를 형성하는 공정을 도시한 것으로서, 반도체기판(10) 전면에 감광막을 도포한 후, 비트라인과 접촉할 불순물확산영역, 즉 드레인영역이 형성될 영역을 제외한 모든 영역의 감광막을 제거하여 감광막패턴(5)을 형성하고, 상기 감광막패턴(5)을 식각마스크로 하여 상기 반도체기판을 소정의 깊이로 식각해내므로 돌출부(10a)를 형성한다. 이때 상기 돌출부(10a)의 높이는 주변구조물의 높이에 따라 다양하게 조절될 수 있다. 상기 돌출부(10a)의 높이는 크게, 상기 주변구조물의 높이 이상 또는 이하인 경우로 구분하여 형성할 수 있는데, 각 경우의 장. 단점을 살펴보면, 먼저 전자인 경우에는(제3c도 참조) 주변구조물, 예컨대(본 실시예에서는) 트랜지스터와 커패시터를 형성하는데는 어려움이 있으나, 도전층, 즉 비트라인을 형성하기 위해 도전물질을 증착하는 공정에 있어서, 상기 공정이전에 표면평탄화 작업을 통해 셀들간의 단층 차이를 거의 없앨 수 있으므로 비트라인 콘택에 매우 유리한 점을 가진다. 그리고 후자일 경우에는(제4도 참조) 완성된 셀들간에 다소의 단층차이가 생기나 돌출부 형성을 위한 식각 깊이가 깊지 않아 주변구조물 형성에 유리하다. 상기 제3a도에 있어서 상기 돌출부의 높이는 원래의 반도체기판 표면의 높이(1)에서 식각된 반도체기판 표면의 높이(2)를 뺀 값이다.
한편, 상기 돌출부(10a)의 측벽은 여러가지 모양으로 형성될 수 있는데, 본 실시예에서와 같이 수직의 측벽을 가지도록 형성될 수 있으나, 단위셀이 차지하는 면적을 최소로 하기 위한 하나의 방법으로 셀일부분을 경사면에 위치시킬 수 있도록 상기 돌출부의 측벽을 경사진 모양으로 형성할 수도 있다(제5a도 내지 제5c도 및 제6도 참고).
제3b도를 참조하면, 필드산화막(12)을 형성하는 공정을 도시한 것으로서, 돌출부(10a)가 형성되어 있는 반도체기판에 소정의 열처리공정을 행하여 상기 기판 표면에 형성되어 있는 결점(defect)들을 없애는데, 상기 결점들은 제3a도에서 행해진 식각공정에 의해 생긴것들로 소자동작에 커다란 장애물로 작용하기 때문이다. 이어서, 결점들이 제거된 상기 반도체기판을 활성영역 및 비활성영역으로 한정하기 위해 필드산화막(12)을 형성하는데 상기 필드산화막은 종래에 적용되어 오고 있는 여러가지 방법(LOCOS, BOX…)들에 의해 형성된다.
제3c도를 참조하면, 주변구조물을 형성하고, 비트라인(16)을 돌출부(10a)에 콘택하는 공정을 도시한 것으로서, 필드산화막(12)이 형성되어 있는 반도체기판(10) 전면에 게이트산화막과 다결정실리콘층을 적층한 후 게이트전극 형성을 위한 마스크패턴을 적용/패턴화하여 게이트전극(18)을 형성한다. 소오스영역(14)과 드레인영역(16)은 상기 게이트전극과 자기정합적으로 형성되는데, 이는 통상의 트랜지스터 형성공정과 동일한 방법으로 형성된다. 게이트전극(18)을 전기적으로 절연시키기 위한 층간절연층을 형성한 후, 스토리지전극을 상기 소오스영역과 접촉시키기 위한 콘택홀을 뚫고 통상의 방법에 의해 커패시터(C1, C2)를 형성한다. 이어서 상기 커패시터와 돌출부(10a)에 형성된 상기 드레인영역(16)을 절연시키기 위해 결과물 전면에 절연물질층을 두껍게 도포한다.
본 실시예에서는 상기 돌출부의 높이를 주변구조물의 높이보다 더 높게 형성하였기 때문에 상기 절연물질층(40)의 표면을 평탄하게 형성할 수 있는데, 이는 절연물질을 두껍게 도포한 후 상기 돌출부의 표면이 드러날 때까지 상기 절연물질을 에치백하는 것에 의해 가능하다. 이어서 상기 절연물질층(40) 전면에 도전물질층을 형성한 후 비트라인 형성을 위한 마스크를 적용/패터닝하므로 상기 돌출부, 즉 드레인영역과 부분적으로 접촉하는 비트라인(50)을 형성한다. 이때 상기 비트라인은 그 전체적인 모양이 평탄하게 형성되어 최소 저항율을 가지는데, 이는 상기 절연물질층(40) 표면이 평탄하기 때문이다.
상술한 일 실시예에 의하면, 그 넓이가 좁고 그 단차가 큰, 즉 외형율이 큰 콘택홀(모양)을 그 역모약인 돌출부(모양)로 형성하므로 콘택불량 및 소자(비트라인)의 신뢰성저하 문제를 해결하였을 뿐만아니라, 평탄한 모양의 비트라인을 제공하므로 배선의 저항을 최소화하여 셀의 전기적특정을 향상시켰다.
제4도는 본 발명에 의한 반도체 메모리장치의 다른 실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 돌출부(10a)의 높이를 주변구조물의 높이보다 낮게 하므로 셀형성을 용이하게 한 실시예이다.
제5a도 내지 제5c도는 본 발명에 의한 반도체 메모리장치의 또 다른 실시예를 도시한 단면도로서, 필드 산화막을 이용하여 라운드모양의 측벽을 지닌 돌출부(10b)를 형성하는 방법을 제공한다.
도전층, 예컨대 비트라인과 접촉할 영역을 제외한 모든 영역에 두껍게 필드산화막(70)을 형성한후(제5a도). 산화물 예천트로 두꺼운 상기 필드산화막을 제거해 내어 그 측벽이 라운드모양인 돌출부(10b)를 형성하고, 상기 필드산화막 제거공정에 의해 생긴 표면 결점(defect)을 없애기 위한 열처리공정을 행한다. 이때 상기 필드산화막(70)은 기판에 공급되는 산소원자와 반도체기판의 실리콘원자가 결합하여 생긴 이산화 실리콘으로(예컨대, LOCOS법에 의해 형성된다) 형성되기 때문에 그 모양이 기판을 침투하는 형태가 되는데, 통상 그 침투비율은 완성된 필드산화막 두께의 약 45%이다. 돌출부(10b)의 높이는 상기 필드산화막의 두께에 의해 결정되는데, 주변구조물의 높이를 계산한 뒤 상기 필드 산화막의 두께를 결정한다. 이때 상기 돌출부의 높이는 완성된 필드산화막 두께의 45%에 해당한다는 것을 본 발명의 분야에서 통상의 지식을 가진자에 의해 명백하다. 이어서 반도체기판을 활성영역 및 비활성영역으로 한정하는 다른 필드산화막(12)을 형성하고(제5b도). 상기 돌출부(10b)의 주변에 주변구조물을 형성한 후 상기 돌출부와 부분적으로 접촉하는 비트라인(50)을 형성한다(제5c도).
상술한 상기 또 다른 실시예는, 돌출부의 측벽을 라운드모양으로 형성하여 돌출부 측벽의 일부분을 주변 구조물영역으로 이용할 수 있으므로 단위셀영역의 면적축소를 꾀할 수 있으며, 상기 일 실시예와 비교했을때 추가되는 마스크가 없기 때문에 공정이 복잡해지지 않는다.
제6도는 본 발명에 의한 반도체 메모리장치의 또 다른 실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 돌출부(10c)의 측벽을 경사지게 형성한 것이다. 이때 상기 돌출부 측벽의 경사는 약 30°~60°이다.
따라서, 그 넓이가 좁고 그 단차가 큰, 즉 외형율이 큰 콘택홀(모양)을 그 역모양인 돌출부(모양)로 형성하여 콘택불량 및 도전층(비트라인)의 신뢰성저하 문제를 해결하므로 반도체장치의 고집적화 및 미세화를 신뢰성 있게 달성할 수 있도록 하였다. 이때 상기 실시예들에 있어서, 상기 돌출부의 모서리부분을 둥글게 깎아 경사지게 하므로 소자의 전기적 특성 향상을 꾀할 수 있다는 것은 언급한 사실은 아니지만 본 발명과 관련된 분야에 있어서 통상의 지식을 가진자에 의해 명백하다.
본 발명의 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (5)

  1. 반도체기판의 표면근방에 형성되고 채널영역을 사이로 서로 격리된 소오스영역 및 드레인영역과, 상기 채널영역의 반도체기판상에 형성된 게이트전극층을 가지는 스위칭 트랜지스터; 상기 스위칭 트랜지스터의 소오스영역과 접촉되고 소정의 영역에 형성되는 스토리지전극과, 상기 스토리지전극을 덮는 유전체막과, 상기 유전체막상에 형성된 플레이트 전극으로 구성되는 스택형 캐패시터; 상기 스위칭 트랜지스터의 드레인 영역과 접촉되는 비트라인용 도전층을 구비한 반도체 메모리장치에 있어서, 상기 반도체기판의 소정영역을 제외한 나머지 영역을 소정깊이로 식각하여서 형성된 돌출부; 상기 반도체기판의 식각된 영역에 형성되는 상기 스위칭 트랜지스터 및 스택형 캐패시터; 상기 돌출부를 포함하며 형성된 상기 스위칭 트랜지스터의 드레인영역; 및 상기 드레인영역중 상기 돌출부와 접촉되는 형태로 형성된 상기 비트라인용 도전층을 구비한 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 돌출부는 경사진측벽을 가지는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 경사진 측벽의 경사는 약 30°~60°인 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 돌출부는 오목한 라운드 모양의 측벽을 가지는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 돌출부의 모서리부분은 완만한 모양으로 형성되는 것을 특징으로 하는 반도체 메모리장치.
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