JPH07105477B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH07105477B2 JP63129463A JP12946388A JPH07105477B2 JP H07105477 B2 JPH07105477 B2 JP H07105477B2 JP 63129463 A JP63129463 A JP 63129463A JP 12946388 A JP12946388 A JP 12946388A JP H07105477 B2 JPH07105477 B2 JP H07105477B2
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Description

【発明の詳細な説明】 〔概 要〕 半導体柱とのコンタクトを形成方法に関し、 導電性サイドウォールを有する半導体柱に対して導電性
パターンのコンタクトをセルフアラインに形成すること
を目的とし、 半導体柱の頭部上に耐酸化性又は耐窒化性の絶縁膜を形
成し、半導体柱及び導電性サイドウォールを埋め込んだ
絶縁膜を半導体柱の頭部上の耐酸化性（又は耐窒化性）
の絶縁膜が露出するまでエッチバックした後、窒化（又
は酸化）して導電性サイドウォールの上部の絶縁耐圧を
向上させ、それから上記耐酸化性（又は耐窒化性）絶縁
膜を除去して、露出した半導体柱上に導電性パターンを
形成するように構成する。
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に係り、とりわけ導
電性サイドウォールを有する半導体柱の頭部上へ導電性
パターンのコンタクトを形成する方法に関する。
〔従来の技術〕
第４図に従来技術による柱状DRAM（ダイナミックランダ
ムアクセスメモリ）を、第５図に従来技術によるROM
（リードオンメモリ）を示す。第４図において、１はシ
リコン基板、２はSiO2膜、３は半導体柱で下からそれぞ
れ第１導電層（蓄積電極）４、p-型Si層５、チャンネル
ドープ層６及び第２導電層（ドレイン）７を形成してい
る。８は誘電体膜、９はゲート絶縁膜、10は対向電極、
11はポリシリコンワード線（ゲート）、12はPSGなどの
層間絶縁膜、13はアルミニウム・ビット線である。
一方、第５図において、21はシリコン基板、22はソース
領域、23はチャンネル領域、24はドレイン領域で、ソー
ス領域22の一部からチャンネル領域23及びドレイン領域
24が半導体柱25を成している。26は誘電体膜、27はゲー
ト絶縁膜、28はドープポリシリコンなどのゲート電極
（ワード線）、29はPSGなどの層間絶縁膜、30はアルミ
ニウムなどのビット線である。
〔発明が解決しようとする課題〕
第４図及び第５図の構造では、半導体柱3,25に対するビ
ット線13,30のコンタクトを取るために層間絶縁膜12,29
にフォトリソグラフ法でコンタクト窓を開口している。
このコンタクト窓形成方法では、露光時に位置合せが必
要であり、半導体柱の頭部の全てのコンタクト用に使用
できず、半導体柱の径を太くしなければならない点が欠
点である。
そこで、本発明は、半導体柱に対してビット線をセルフ
アラインコンタクトでコンタクトさせた半導体装置及び
その製造方法を提供することを目的とする。
〔課題を解決するための手段〕
本発明は、上記目的を達成するために、 基板上に突出する半導体柱を形成する工程、半導体柱の
頭部表面に第１の絶縁膜を形成する工程、半導体柱の周
囲表面に第２の絶縁膜を形成する工程、半導体柱の周囲
に第２の絶縁膜を介して導電性側壁を形成する工程、導
電性側壁の表面に第３の絶縁膜を形成する工程、半導体
柱及び導電性壁を埋め込む第４の絶縁膜を基板上に形成
する工程、第４の絶縁膜を半導体柱の頭部表面の第１の
絶縁膜の高さまでエッチバックする工程、第１の絶縁体
下の半導体柱を絶縁体化することなく導電性側壁の上部
を選択的に絶縁体化して耐圧を向上させる工程、半導体
柱の頭部上の第１の絶縁体の少なくとも一部を除去する
工程、及び半導体柱の頭部上を含む第４の絶縁上に導電
性パターンを形成する工程を含むことを特徴とする半導
体装置の製造方法を提供する。なお、この方法におい
て、第１の絶縁膜は基板に半導体柱を形成する前に形成
してもよく、あるいは導電性側壁を絶縁体化する工程の
前までのどこで形成してもよい。また、第１の絶縁膜と
第２の絶縁膜を一体に同時に形成してもよい。
このような方法によって、本発明によれば、基板上に突
出する半導体柱と、半導体柱の周囲表面に形成した第１
の絶縁膜と、半導体柱の周囲にこの第１の絶縁膜を介し
て形成した導電性側壁と、この導電性側壁の表面に形成
した第２の絶縁膜と、半導体柱の頭部と電気的に接触す
る導電性パターンとを具備し、前記第２の絶縁膜は、前
記半導体柱の上部の周囲表面に形成された前記第１の絶
縁膜と接して前記導電性側壁と前記導電性パターンとを
電気的に絶縁しており、かつ、前記半導体柱の上部に隣
接する部分が前記導電性側壁の下部の表面に形成された
部分に比べて厚くなっていることを特徴とする半導体装
置が提供される 〔実施例〕 第１図を参照して説明する。
シリコン基板41の表面にCVDでSi3N4膜42を付着する（第
１図Ａ）。Si3N4膜42は後の酸化工程における酸化防止
膜の役割を有するものである。Si3N4膜42の厚さは例え
ば0.15μｍ程度とする。
次に、シリコン基板41を柱状にエッチングする。例え
ば、Si3N4膜42上にレジストパターンを形成し、それを
マスクとしてSi3N4膜42及びシリコン基板41を選択エッ
チする。柱状シリコン43は例えば2.0μｍ程度の高さで
ある。それから柱状シリコン43の周囲を酸化し、厚さ30
0Å程度の酸化膜44を形成する。（第１図Ａ） 次に、半導体柱43の周囲に導電性側壁（サイドウォー
ル）45を形成する。これは、例えば、ポリシリコンを全
面に堆積し、不純物（ｎ形ドーパント）拡散した後、反
応性イオンエッチングで異方性エッチを行なうことによ
って、ポリシリコンを半導体側壁だけ残すことによって
形成する。それから、ポリシリコン側壁45の表面を酸化
する（酸化膜46）。そして、層間絶縁膜として全面にPS
G47を堆積し、半導体柱43を埋め込む。（第１図Ｃ） 次に、PSG膜47をエッチバックしてSi3N4膜42を露出させ
る（第１図Ｄ）。これによって半導体柱43と層間絶縁膜
47の頂面は連続した平坦な面となり、Si3N4膜42を除去
後この上にアルミニウム配線などを形成すればマスク合
せの必要がないセルフアラインにコンタクトが形成でき
ることになる。しかしながら、このままでアルミニウム
配線を形成した場合、アルミニウム配線と導電性ポリシ
リコン側壁45との間の耐電圧が低いために素子が破壊さ
れるおそれがある。それはPSG膜47をエッチバックする
とき導電性ポリシリコン側壁45を頂部のPSG膜47、さら
には酸化膜46がエッチングされて、そこに十分な厚さの
絶縁膜が残らないからである。
そこで、本発明は、Si3N4膜42が露出したところで酸化
処理を行なう。この酸化処理では、Si3N4膜42は酸化防
止膜として働くので半導体柱43は酸化されず、またPSG
膜47及び酸化膜46はすでに酸化しているので、結局ポリ
シリコン側壁45がその頂部から下方へ向って酸化され
る。こうして、ポリシリコン側壁45の頂部を耐電圧を付
与するのに十分な深さまでに、例えば0.2μｍ程度まで
酸化する。こうして酸化された部分を図中斜線部48で示
す。（第１図Ｅ） Si3N4膜42を除去後、半導体柱43及びPSG膜47の上にアル
ミニウム配線パターン49を形成する。このアルミニウム
配線49の形成はPSG膜47にコタククト窓を形成する必要
がない分だけ、マスク合せが不要になり、半導体柱43の
頭部の広さを狭くできる。すなわち、アルミニウム配線
49はセルフアラインに形成される。また、アルミニウム
配線49と導電性ポリシリコン側壁45の間は先程の酸化処
理により十分な耐電圧性が付与されている。（第１図
Ｆ） なお、上記の実施例では、半導体基板41及び半導体柱43
に形成する不純物ドープ領域についての説明は省略し
た。この不純物ドープ領域は必要に応じて、半導体基板
の形成時にあるいは本発明の工程の途中で任意に形成で
きる。
また、上記の実施例では導電性ポリシリコンを酸化して
耐電圧性を高めたが、窒化によって耐電圧性を高めても
よい。そのときには半導体柱43上には耐窒化性の膜、例
えば酸化膜を形成しておけばよい。
第２図及び第３図に上記の如き方法によって半導体柱に
ビット線をセルフアラインに形成したDRAMとROMの例を
示す。
第２図において、51はSi基板、52はSiO2膜、53はn+型第
１導電層（蓄積電極）54、p-型Si層55、ｐ型チャンネル
ドープ層56及びn+型第２導電層（ドレイン）57からなる
半導体柱、58は誘電体膜、59はゲート絶縁膜、60は対向
電極、61はワード線、62は層間絶縁膜、63はビット線で
ある。
第３図において、71はｐ型Si基板、72はn+型ソース領
域、73はｐ型チャンネル領域、14はn+型ドレイン領域で
あり、半導体柱75はn+型ソース領域72の一部分とｐ型チ
ャンネル領域73、n+型ドレイン領域74とからなってい
る。76は誘電体膜、77はゲート酸化膜、78はワード線、
79は層間絶縁膜、80はビット線である。
〔発明の効果〕
本発明によれば、半導体柱のサイドウォール導電層を有
する段差のある基体の半導体柱に層間絶縁膜を介して電
気的コンタクトを取るに当って、セルフアラインでコン
タクトを形成できるので、デバイスの微細化、コスト低
減が可能である。
【図面の簡単な説明】
第１図は本発明の実施例の製造工程を示す工程要部の半
導体装置の断面図、第２図及び第３図はそれぞれ実施例
のDRAM及びROMの断面図、第４図及び第５図は従来技術
のDRAM及びROMの断面図である。 41……シリコン基板、42……Si3N4膜、 43……柱状シリコン、44……酸化膜、 45……ポリシリコン側壁、46……酸化膜、 47……PSG層間絶縁膜、 48……ポリシリコン側壁酸化部分、 49……アルミニウム配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｖ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】基板上に突出する半導体柱を形成する工
    程、半導体柱の頭部表面に第１の絶縁膜を形成する工
    程、半導体柱の周囲表面に第２の絶縁膜を形成する工
    程、半導体柱の周囲に第２の絶縁膜を介して導電性側壁
    を形成する工程、導電性側壁の表面に第３の絶縁膜を形
    成する工程、半導体柱及び導電性壁を埋め込む第４の絶
    縁膜を基板上に形成する工程、第４の絶縁膜を半導体柱
    の頭部表面の第１の絶縁膜の高さまでエッチバックする
    工程、第１の絶縁体下の半導体柱を絶縁体化することな
    く導電性側壁の上部を選択的に絶縁体化して耐圧を向上
    させる工程、半導体柱の頭部上の第１の絶縁体の少くと
    も一部を除去する工程、及び半導体柱の頭部上を含む第
    ４の絶縁膜上に導電性パターンを形成する工程を含むこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項２】基板上に突出する半導体柱と、半導体柱の
    周囲表面に形成した第１の絶縁膜と、半導体柱の周囲に
    この第１の絶縁膜を介して形成した導電性側壁と、この
    導電性側壁の表面に形成した第２の絶縁膜と、半導体柱
    の頭部と電気的に接触する導電性パターンとを具備し、
    前記第２の絶縁膜は、前記半導体柱の上部の周囲表面に
    形成された前記第１の絶縁膜と接して前記導電性側壁と
    前記導電性パターンとを電気的に絶縁しており、かつ、
    前記半導体柱の上部に隣接する部分が前記導電性側壁の
    下部の表面に形成された部分に比べて厚くなっているこ
    とを特徴とする半導体装置。
JP63129463A 1988-05-28 1988-05-28 半導体装置及びその製造方法 Expired - Lifetime JPH07105477B2 (ja)

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