KR920010202B1 - 반도체 소자의 컨택 형성 방법 및 그 구조. - Google Patents

반도체 소자의 컨택 형성 방법 및 그 구조. Download PDF

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Abstract

내용 없음.

Description

반도체 소자의 컨택 형성 방법 및 그 구조.
제1a도는 종래 방법에 의한 컨택 부분의 단면도.
제1b도는 종래의 또다른 방법에 의한 단면도.
제2a도는 본 발명에 따른 일실시예의 단면도.
제2b도는 본 발명에 따른 다른 실시예의 단면도.
제3a-g도는 본 발명에 따른 일실시예를 보여주는 제조 공정도.
본 발명은 반도체 소자에 관한 것으로, 특히 금속 전극의 배선시에 필요한 컨택(contact)을 형성하는 방법 및 그 구조에 관한 것이다.
반도체 소자가 고집적 미세화 되어감에 따라 기판내 또는 상부의 액티브 영역들 웰 및 폴리실리콘 게이트들과의 접속을 위한 컨택영역의 크기도 점차 줄어들어, 약 1.0mm이하의 폭으로 작아지고 두께 또한 다층 구조로 인해 증가하고 있는 추세이다.
그래서 제1a도에 나타낸 바와 같이, 종래에는 기판 또는 웰(1)내에 형성된
Figure kpo00002
또는
Figure kpo00003
형의 액티브 영역(2)을 접속시키기 위하여 절연막(3) 사이에 형성된 개구내에 배선층(4)을 침적시키게 되는데, 이 경우 상기 침적 공정은 Al-Si(1%)을 사용하는 경우 CVD 공정이 아닌 스퍼터링(sputtering) 공정에 의해 진행되므로 침적 상태가 제대로 이루어지지 않아 단락 현상을 유발한다. 그래서 이를 해결하기 위하여 종래에는 제1b도에 도시한 바와 같이, 텅스텐(W)을 선택적으로 침적시키거나, 폴리실리콘을 채우거나, 에피택셜층을 선택적으로 성장시켜 컨택영역(f) 내부를 채우고, 그 상부에 금속배선층(4)을 형성하였다.
그러나 상기 제1b도와 같이 구조에서는, 통상 절연막(3)으로 쓰이는 BPSG(Boro-Phosphorous Silicate Glass) 또는 PSG(Phosphorons Silicate Glass)에 포함된 붕소(B), 인(P)등의 불순물이 상기 컨택영역(5) 또는 그 하부의
Figure kpo00004
또는
Figure kpo00005
형의 액티브영역(2)까지 확산되어 컨택영역(5)에서의 저항을 크게 만들거나
Figure kpo00006
,
Figure kpo00007
접합에서의 누설전류를 증가시켜 소자의 신뢰도및 효율성에 심각한 장애 요인이 되고 있다.
따라서 본 발명의 목적은 반도체 소자의 컨택 형성 방법에 있어서 표면 배선충의 단락, 컨택 저항의 증가 및 접합영역에서의 누설 전류를 방지할 수 있는 컨택 형성 방법을 제공함에 있다.
또한 본 발명의 다른 목적은 반도체 소자에 있어서 신뢰성 높고 효율적인 컨택 구조를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은 상기 반도체기판(10)의 전면에 절연막(21)을 도포한 후, 상기 영역들(13)(14)(15)(16) 및 워드라인(18)의 표면이 노출되도록 상기 절연막(21)을 식각하여 개구(101-107)를 형성하는 제1공정과, 상기 제1공정에 의해 형성된 구조 전면에 질화막(23)을 도포한 후, 에치백 공정에 의해 상기 개구(101-107)들의 측벽에만 상기 질화막(23)의 일부를 남기는 제2공정과, 상기 제2공정에 의해 형성된 구조 전면에 폴리실리콘(24)을 도포한 후, 에치백 공정에 의해 상기 개구들(101-107)의 내부에만 상기 폴리실리콘(24)의 일부가 남아있도록 형성하는 제3공정과, 상기 제3공정의 폴리실리콘(24)중에서 상기 제2도전형 트랜지스터의 소오스 및 드레인영역(13)과 워드라인(18)과 웰컨택영역(15) 상부의 개구(101)(102)(104)(105)내에 형성된 폴리실리콘(24)만을 노출시킨후, 가판전면에 제2도전형의 이온불순물을 주입하여 제2도전형의 폴리실리콘(26)을 각자 형성하는 제4공정과, 상기 제4공정에서 노출되지 않았던 상기 기판 컨택영역(14)과 P형 트랜지스터의 소오스 및 드레인영역(16) 상부에 개구(103)(106)(107)내에 형성된 폴리실리콘(24)만을 노출한 후, 기판 전면에 제1도전형의 이온 불순물을 주입하여 상기 개구(103,106,107)내에 제1도전형의 폴리실리콘(28)을 각각 형성한 다음 아닐링하는 제5공정과, 상기 제4공정의 제2도전형의 폴리실리콘(26)과 상기 제5공정의 제1도전형의 폴리실리콘(28)의 각 상부에 중간금속층(29) 및 금속전극(30)을 순차적으로 형성하는 제6공정이 연속적으로 이루어짐을 특징으로 한다.
또한 상기 다른 목적을 달성하기 위한 본 발명은 반도체 기판에 형성되는 제1배선층과 상기 제1배선층의 상부에 형성된 제2배선층을 가지는 반도체 소자의 배선층 콘택구조에 있어서, 상기 제1배선층과 제2배선층을 전기적으로 격리하는 절연막과, 상기 제1배선층과 제2배선층을 소정부위에서 서로 접속시키기 위해 상기 절연막을 식각하여 형성된 접속개구와, 상기 접속개구의 내측면의 절연막상에 형성된 절연막 스페이서와, 상기 접속개구 내부를 채우며 제1도전층에 접속되는 도전성물질과, 상기 도전성물질을 상기 제2도전층에 접속시키는 오믹접촉층으로 구성됨을 특징으로 한다.
이하 본 발명을 첨부한 도면 제2도 및 제3도를 참조하여 상세히 설명한다.
제2a도는 본 발명의 일실시예에 따라 컨택영역을 형성한 단면도이다. 상기 제2a도는 도시한 바와 같이 반도체기판 또는 웰(1)에 형성된
Figure kpo00008
또는
Figure kpo00009
의 액티브 영역(2)과 금속배선층(4)을 접속하기 위하여, 절연막(3)의 측벽에 불순물의 확산을 억제하기 위한 스페이서(6)를 형성하고, 도전성물질(5)로 컨택영역을 채우고 상기 금속배선층(4)과 상기 도전성물질(5) 사이의 오믹(ohmic) 접촉을 위해 중간금속층(7)을 형성시켰다. 상기 액티브영역(2)은 제1배선층으로 작용하고, 상기 액티브영역(2)과 접속되는 금속배선층(4)은 제2배선층으로 작용한다.
제2b도는 본 발명의 또다른 실시예에 따라 컨택영역을 형성한 단면도이다. 상기 제2b도는 상기 제1b도에서 스페이서(6)를 형성시키기 전에 절연막(3)의 상부에 SiO 막(8)을 도포하며 공정진행중에 상기 절연막(3)이 불순물에 의한 도핑을 방지할 수 있도록 하였다. 상기 절연막(3)은 BPSG막, 또는 PSG막, 또는 산화막과 BPSG막의 복층 막으로 형성할 수도 있다.
그러면 제3a-g도를 참조하여 상기 제2a도의 컨택 구조가 형성되는 제조방법의 실시예를 설명한다. 먼저 제3a도에서, P형 반도체기판(10)과 n형웰(11)에 필드산화막(12)과,
Figure kpo00010
형 소오스 및 드레인영역(13)과, 상기 P형 반도체기판(10)의 기판컨택영역(14)과, 웰컨택영역(15)과
Figure kpo00011
형 소오스 및 드레인영역(16)과, n형 트랜지스터의 게이트가 되는 폴리실리콘 게이트(17)와, 워드라인 폴리실리콘(18)과, P형 트랜지스터의 게이트가 되는 폴리실리콘게이트(19)와, 게이트산화막을 포함하는 산화막(20)이 형성된 후, 기판 전면에 BPSG막(21)을 도포한 후 900-950℃에서 리플로우(Reflow)공정을 실시한다. 상기 그 다음 상기 BPSG막(21) 상부에 포토레지스터(22)를 도포하고, 제3b도에 도시한 바와같이, n형 트랜지스터의 소오스 및 드레인영역(13), 기판컨택영역(14), 워드라인(18), 웰컨택영역(15), P형 트랜지스터의 소오스 및 드레인영역(16)의 접속을 위한 개구(101-107)를 형성하기 위해 상기 BPSG막(21)을 RIE(Reactive Ion Etching) 방법으로 선택식각하여 상기 영역들(13,14,5,16) 및 워드라인(18)의 표면이 노출되도록 한다음 상기 포토레지스터(22)를 제거한다. 그후 상기 제3b도의 구조전면에 질화막(SiN)(23)을 제3c도와 같이 침적시킨다. 그 다음 제3d도에서 RIE 공정에 의해 상기 질화막(23)을 수직 방향으로만 식각되도록 에칭하여 상기 제3b도의 식각에 의해 분리된 VPSG막(21)의 각 측벽에만 상기 질화막(23)의 일부가 남도록 형성한 다음, 폴리실리콘(24)을 0.7mm이상의 두께로 두껍게 침적시킨다. 그 다음 제3e도에서, 상기 폴리실리콘(24)을 RIE공정에 의해 에치백(Etchback)하여 상기 제3b도의 개구(101-107)내에만 형성되도록 한 다음, 기판컨택영역(14)과 P형 트랜지스터의 소오스 및 드레인영역(16) 상부의 개구만을 포토레지스터(25)에 의해 보호하고 기판 전면에 1015ion/cm2이상의 농도로 인 또는 비소등의 5가 불순물을 이온주입한다.
그러면 상기 에치백 공정에 의해 개구(101-107)내에 형성된 폴리실리콘(24)들 중에서 N형 트랜지스터의 소오스 및 드레인영역(13), 워드라인(19) 및 웰컨택영역(15) 상부에 있는 노출된 폴리실리콘들을
Figure kpo00012
형 폴리실리콘(26)이 된다. 상기 제3e도의 이온주입공정에 사용된 포토레지스터(25)를 제거한 후에는, 제3f도에 보인 바와 같이, 이번에는 상기 제3e도에서 노출되지 않았던 기판컨택영역(14)과 P형 트랜지스터의 소오스 및 드레인영역(16)의 상부에 있는 폴리실리콘(24)만을 포토레지스터(27)에 의해 노출시킨 다음, 붕소(B) 또는 BF를 1015ion/cm2이상의 도우즈(doze)농도로 이온주입하면 상기 영역들(14)(16)상부의 개구내에는
Figure kpo00013
형 폴리실리콘(28)이 형성된다. 그 다음, 상기 포토레지스터(27)를 제거하고 상기 이온주입된 N형 또는 P형의 불순물들이 상기 개구내의 N형 및 P형 폴리실리콘(26)(28)에서 활성화 될 수 있도록 900-1000℃에서 30-60분 가량 아닐링(annealing)을 실시한다.
상기 아닐링 공정에 의해 상기 N형 폴리실리콘(26)과, N형 트랜지스터의 소오스 드레인영역(13) 및 워드라인(18) 및 N형의 웰컨택영역(15) 사이의 NT 접합에서의 오믹(ohmic) 접촉에 의해 저항이 작아진다.
다음에는 제3g도에 도시한 바와 같이, 배선을 위해 Ti막과 TiN막의 적층구조를 갖는 중간금속층(29) Al-Si(1%)-Cu의 금속전극(30)을 상기 폴리실리콘(26)(28)의 상부에 순차적으로 형성한다. 상기 Ti막과 Tin막의 적층구조를 갖는 중간금속층(29)은 접속부분에서 실리콘의 석출에 의한 저항증가 문제를 해결할 수 있을 것이다.
상기 실시예에서 BPSG막(21)은 제2a도의 불순물의 절연막(3)에의 확산을 억제하기 위한 스페이서(6)가 되며,
Figure kpo00014
및
Figure kpo00015
형 폴리실리콘(26)(28)은 제2a도의 저저항물질(5)이 된다. 상술한 본 발명의 제2a도에 따른 일실시예로부터 제2b도의 접속구조를 만들고자 할 경우에는, 제3a도의 공정이 끝난 다음 보호산화막(또는 SiO)(8)을 BPSG막(21) 상면에 형성한 다음 제3b도의 공정을 진행할 수도 있다. 상기 보호산화막(8)을 형성하게 되면, 제3e 및 f도에서 실시되는 이온주입 및 확산공정에서 BPSG막(21)을 보호할 수 있음을 이 분야에서 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다.
상술한 바와 같이 본 발명은 반도체 소자의 컨택 형성 방법에 있어서, 접속개구내의 측벽에 질화막을 형성함으로써, 접속물질의 확산을 방지하는 효과가 있다. 또한 본 발명은 접속물질에 고농도의 이온주입을 하고, 최종 금속전극 형성이전에 중간금속층을 형성함으로써 컨택의 저항을 줄이는 이점이 있다.

Claims (17)

  1. 제1도전형의 반도체기판(10)에 형성된 제2도전형의 트랜지스터의 소오스 및 드레인영역(13)과, 상기 반도체기판(10)의 기판컨택영역(14)과, 상기 반도체기판(10)내의 제2도전형의 웰(11)에 형성된 웰컨택영역(15)과, 상기 웰(11)에 형성된 제1도전형 트랜지스터의 소오스 및 드레인영역(16)과, 워드라인(18)을 금속 배선층과 연결시키기 위한 반도체소자의 컨택 형성 방법에 있어서, 상기 반도체기판(10)의 전면에 절연막(21)을 도포한 후, 상기 영역들(13,14,15,16) 및 워드라인(18)의 표면이 노출되도록 상기 절연막(21)을 식각하여 개구(101-107)를 형성하는 제1공정과, 상기 제1공정에 의해 형성된 구조전면에 질화막(23)을 도포한 후, 에치백 공정에 의해 상기 개구(101-107)들의 측벽에만 상기 질화막(23)의 일부를 남기는 제2공정과, 상기 제2공정에 의해 형성된 구조 전면에 폴리실리콘(24)을 도포한 후, 에치백 공정에 의해 상기 개구들(101-107)의 내부에만 상기 폴리실리콘(24)의 일부가 남아있도록 형성하는 제3공정과, 상기 제3공정의 폴리실리콘(24)중에서 상기 제2도전형 트랜지스터의 소오스 및 드레인영역(13)과 워드라인(18)과 웰컨택영역(15) 상부의 개구(101,102,104,105)내에 형성된 폴리실리콘(24)만을 노출시킨 후, 가판전면에 제2도전형의 이온불순물을 주입하여 제2도전형의 폴리실리콘(26)을 각각 형성하는 제4공정과, 상기 제4공정에서 노출되지 않았던 상기 기판컨택영역(14)과 P형 트랜지스터의 소오스 및 드레인영역(16) 상부의 개구(103)(106)(107)내에 형성된 폴리실리콘(24)만을 노출한 후, 기판전면에 제1도전형의 이온 불순물을 주입하여 상기개구(103,106,107)내에 제1도전형의 폴리실리콘(28)을 각각 형성한 다음 아닐린하는 제5공정과, 상기 제4공정의 제2도전형의 폴리실리콘(26)과 상기 제5공정의 제1도전형의 폴리실리콘(28)의 각 상부에 중간금속층(29) 및 금속전극(30)을 순차적으로 형성하는 제6공정이 연속적으로 이루어짐을 특징으로 하는 반도체소자의 컨택 형성 방법.
  2. 제1항에 있어서, 상기 절연막(21)이 BPSG막 또는 PSG막으로 행성됨을 특징으로 하는 반도체소자의 컨택 형성 방법.
  3. 제1항에 있어서, 상기 제5공정에서 제2도전형의 폴리실리콘(26)과 제1도전형의 포폴리실리콘(28)이 아닐링에 의해 활성화됨을 특징으로 하는 반도체소자의 컨택 형성 방법.
  4. 제1항 또는 제3항에 있어서, 상기 제2도전형의 폴리실리콘(26)과 제1도전형의 폴리실리콘(28)이 1015ion/cm2이상의 도우즈량으로 이온주입됨을 특징으로 하는 반도체소자의 컨택 형성 방법.
  5. 제1항에 있어서. 상기 중간금속층(29)이 Ti막과 TiN막의 적층구조로 형성됨을 특징으로 하는 반도체소자의 컨택 형성 방법.
  6. 제1항에 있어서, 상기 금속전극(30)이 Al-Si(1%)로 이루어짐을 특징으로 하는 반도체소자의 컨택 형성 방법.
  7. 제1항에 있어서, 상기 질화막(23)을 형성하는 공정이전에 상기 절연막(21)의 상면에 보호산화막을 형성하는 공정을 더 가짐을 특징으로 하는 반도체소자의 컨택 형성 방법.
  8. 반도체 기판에 형성되는 제1배선층과 상기 제1배선층의 상부에 신장하는 제2배선층을 가지는 반도체소자의 배선층 콘택구조에 있어서, 상기 제1배선층과 제2배선층을 전기적으로 격리하는 절연막과, 상기 제1배선층과 제2배선층을 서로 접속시퀴기 위해 상기 절연막을 식각하여 형성된 접속개구와, 상기 접속개구 내측면의 절연막상에 형성된 절연막 스페이서와, 상기 접속개구 내부를 채우며 제1도전층에 접속되는 도전성물질과, 상기 도전성물질을 상기 제2도전층에 접속시키는 오믹접촉층으로 구성됨을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  9. 제8항에 있어서. 상기 제1배선층이 반도체기판상에 형성된 제1도전형 또는 제2도전형의 확산 영역임을 특징으로 하는 반도체소자의 배선막 컨택 구조.
  10. 제8항에 있어서, 상기 제2배선층이 Al-Si(1%)으로 이루어짐을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  11. 제8항에 있어서, 상기 절연막이 BPSG막 또는 PSG막으로 형성됨을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  12. 제8항에 있어서, 상기 도전성물질이 이온불순물이 주입된 다결정 실리콘임을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  13. 제8항에 있어서, 상기 절연막 스페이서가 질화막으로 형성됨을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  14. 제8항 또는 제13항에 있어서, 상기 절연막 스페이서가 에치백 공정에 의해 형성됨을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  15. 제8항에 있어서, 상기 오믹접촉층이 Ti막과 TiN막의 적층구조로 구성됨을 특징으로 하는 반도체소자의 배선층 컨택 구조.
  16. 제8항에 있어서, 상기 접속개구내부의 절연막과 절연막 스페이서 사이에 보호산화막을 더 구비함을 특징으로 하는 반도체소자의 배선막 컨텍 구조.
  17. 제8항에 있어서, 상기 절연막(21)이 SiO막과 BPSG막의 적층구조로 형성됨을 특징으로 하는 반도체 소자의 컨택 형성 방법.
KR1019890020597A 1989-12-30 1989-12-30 반도체 소자의 컨택 형성 방법 및 그 구조. KR920010202B1 (ko)

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* Cited by examiner, † Cited by third party
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KR100470944B1 (ko) * 1997-12-31 2005-07-18 주식회사 하이닉스반도체 반도체소자의비트라인형성방법

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