KR100263673B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
반도체 소자의 콘택 형성 방법 Download PDFInfo
- Publication number
- KR100263673B1 KR100263673B1 KR1019970077971A KR19970077971A KR100263673B1 KR 100263673 B1 KR100263673 B1 KR 100263673B1 KR 1019970077971 A KR1019970077971 A KR 1019970077971A KR 19970077971 A KR19970077971 A KR 19970077971A KR 100263673 B1 KR100263673 B1 KR 100263673B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- silicon
- polysilicon
- forming
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- 229920005591 polysilicon Polymers 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 31
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 25
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 24
- 230000002093 peripheral effect Effects 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052721 tungsten Inorganic materials 0.000 abstract description 3
- 239000010937 tungsten Substances 0.000 abstract description 3
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 3
- 229910001930 tungsten oxide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 본 발명은 이루어지는 주변회로 영역의 게이트 전극 표면의 제거해서 하부의 상부의 콘택되는 것을 방지함으로써 저항의 증가를 억제하고, 실리사이드막의 제거 과정에서 실리사이드막의 손상되는 것을 방지하기 위하여 셀 영역에 실리사이드막의(elevated) 실리사이드막의 및 트레인 구조를 갖는 트랜지스터를 형성한다. 이에 의해, 하부 실리사이드막의 상부 실리사이드막의 직접 실리사이드막의 실리사이드막의 저항을 충분히 감소되고, 텅스텐 실리사이드막의 자연적으로 형성되고 텅스텐 실리사이드막의 인한 저항의 증가를 방지할 수 있으며, 셀 영역에 실리사이드막의 실리사이드막의 및 실리사이드막의 구조를 갖는 트랜지스터를 형성함으로써 실리사이드막 제거를 위한 실리사이드막의 실리콘 실리사이드막의 소스 및 실리사이드막의 영역이 손상되는 것을 미연에 방지할 수 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 두 층의
폴리사이드 콘택에서 하부의 실리사이드막과 상부의 폴리실리콘막이 콘택 됨으로 인하여 저항이 증가되는 것을 방지하기 위한 반도체 소자 제조 방법에 과한 것이다.
잘 알려진 바와 같이, 소자의 고집적화 및 소형화에 따라 전도막의 전도성 향상이 새로운 과제로 대두되고 있다. 이를 충족하기 위해 폴리실리콘막 상부에 고융점 금속의 실리사이드막을 형성하여 폴리사이드를 이룸으로써 전도성을 향상시키는 기술이 상용화되고 있다.
도1은 종래 기술에 따른 콘택 형성 방법을 나타내는 단면도로서, 메모리 소자으 주변회로 영역의 단면도이다.
먼저, 실리콘 기판(10)에 게이트 산화막(11), 제1 폴리실리콘막(12) 및 제1 텅스텐 실리사이드막(13)을 형성한 후, 패터닝하여 게이트 전극을 형성한 후, 게이트 전극 측벽에 산화막 스페이서(14)를 형성하고, 실리콘 기판(10)상에 층간절연막(16)을 형성하여 평탄화를 이룬다.
이어서, 층간절연막(16)을 선택적으로 식각하여 제1텅스텐 실리사이드막(13)을 노출시키는 콘택홀을 형성하고, 제2 폴리실리막(17)을 콘택홀 내에 매립하여 제1텅스텐 실리사이드막(13)과 연결시키낟. 그리고 나서, 제2 폴리실리콘막(17)상에 텅스텐막을 형성하고 열처리 공정을 실시하여 제2 텅스텐 실리사이드막(18)을 형성한다.
전술한 바와 같이 이루어지는 종래 기술은, 제2 텅스텐 실리사이드막(18)을 형성하기 위한 열처리 공정에서 제2 폴리실리콘막(17)내의 이온이 제1 텅스텐 실리사이드막(13)으로 확산되어 콘택 저항이 증가되는 문제점이 발생한다. 또한, 전술한 일련의 공정을 진행하는 동안 제1 텅스텐 실리사이드막(13)의 표면에 자연적으로 텅스텐 상화막(도시하지 않음)이 형성되는, 이러한 텅스텐 산화막은 제2 폴리실리콘막(17) 형성 전에 실시하는 세공정에서도 제거되지 않고 남아서 콘택 저항을 증가시키는 또 다른 요인이 되고 있다.
전술한 바와 같은 문제점을 해결하기 위한 본 발명은, 두 층의 폴리사이드콘택에서 하부의 실리사이드막과 상부의 폴리실리콘막이 콘택 됨으로 인한 저항의 증가를 방지 할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 실리사이드막의 형성 공정 단면도
도2a 내지 도2d는 본 발명의 바람직한 실리사이드막의 따른 실리사이드막의 형성 공정 단면도
* 도면의 주요 부분에 대한 간단한 설명
20 : 실리콘 실리사이드막의 21 : 게이트 실리사이드막의
22 : 제1 실리사이드막의 23 : 제1텅스텐 실리사이드막
24 : 산화막 스페이서 25 : 실리콘막
26 : 층간즐연막 27 : 제2 폴리실리콘막
28 : 제2텅스텐 실리사이드막
상기와 같은 목적을 달성하기 위하여 본 발명은 실리콘 기판 상에 제1 폴리실리콘막 및 제1 실리사이드막을 차례로 형성하고, 제1 실리사이드막 및 제1 폴리실리콘막을 선택적으로 식각하여 주변회로 영역 및 셀 영역에 게이트 전극을 형성하는 제1단계; 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 제1 단계; 엘리베이트(elevated) 소오스 및 드레인 구조를 형성하기 위하여, 상기 절연막 스페이서양측의 상기 실리콘 기판 상에 실리콘막을 형성하는 제3 단계; 상기 실리콘막에 이온을 주입하고열처리하여, 상기 실리콘막에 주입된 이온을 상기 실리콘 기판으로 확산시켜서 상기 게이트 전극 양단의 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 제4단계; 상기 제4단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제5 단계; 상기 층간절연막을 선택적으로 제거하여 상기 주변회로영역의 제1 실리사이드막을 노출시키는 제1 콘택홀 및 상기 셀 영역의 상기 실리콘막을 노출시키는 제2 콘택홀을 형성하는 제6 단계; 상기 제1 콘택홀 바닥에 상기 제1 폴리실리콘막을 노출시키기 위하여, 상기 제 6단계; 상기 제1 콘택홀 바닥에상기 제1 폴리실리콘막을 노출시키기 위하여, 상기 제6 단계에서 노출된 제 실리사이드막을 선택적으로 제거하는 제7 단계; 상기 제 7단계가 완료된 전체 구조 상에 제2 폴리실리콘막을 증착하는 제8 단계; 및 상기 제2 폴리실리콘막 상에 제2 실리사이드막을 형성하는 제9단계를 포함하여 이루어지는 반도체 소자 제조 방법을 제공한다.
본 발명은 두 층의 폴리사이드를 콘택시키는과정에서 하부의 실리사이드막ㅇ과 상부의 폴리실리콘막이 콘택되므로 인한 저항의 증가를 방지하기 위하여, 하부 폴리사이드 표면의 실리사이드막을 제거하여 하부의 실리사이드막과 상부의 폴리실리콘막이 콘택되는 것을 방지함으로써 저항의 증가를 억제하는 방법이다.
주변회로 영역의 게이트 전극 및 셀 영역 트랜지스터의 소오스 또는 드레인 영역을 각각 노출시키는 제1 및 제2 콘택홀을 통하는 연결배선에 의해 주변회로 영역과 셀 영역이 연결되는데, 주변회로 영역의 게이트 전극을 이루는 폴리사이드 표면의 실리사이드막을 식각하는 과정에서 셀 영역의 실리콘 기판이 노출되어 있을경우에 실리사이드막과 식각선택비가 유사한 실리콘 기판이 손상됨으로써 접합누설 전류가 증가되는 문제가 발생하다.
본 발명은 폴리사이드로 이루어지는 주벼회로 영역의 게이트 전극 표면의 실리사이드막을 제거하여 하부의 실리사이드막과 상부의 폴리실리콘막이 콘택되는 것을 방지함으로써 저항의 증가를 억제하고, 실리사이드막의 제거 과정에서 기판이
손상되는 것을 방지하기 위하여 셀 영역에 엘리베이트(elevated) 소오스 및 드레인 구조를 갖는 트랜지스터를 형성하는 반도체 소자 제조 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 2a 내지 도 2d는 본 발명의 바람직한 일실시예에 따른 콘택 형성 공정 단면 도로서, 주변화로 영역(A)과 셀 영역(B)을 함께 나타낸 것이다.
먼저, 도2a에 도시된 바와 같이, 실리콘 기판(20) 상에 게이트 산화막(21), 제1 폴리실리콘막(22) 및 제1 텅스텐 실리사이드막(23)을 차례로 형성한다. 그리고나서, 제1 텅스텐 실리사이드막(23), 제1 폴리실리콘막(22) 및 게이트 산화막(21)을 선택적으로 식각하여 게이트 전극을 형성한 후, 게이트 전극 측벽에 산화막 스페이서(24)를 형성한다. 이어서, 소오스 및 드레인 영역의 실리콘 기판(20) 상에 엘리베이트(elevated) 소오스 및 드레인 형성을 위하여 선택적으로 에피탁셜하게 (selective epitaxially) 실리콘막(25)을 성장시키고, 실리콘막(25)에 이온을 주입하고 급속열처리 하여 실리콘막(25)에 주입된 이온을 실리콘 기판(20)으로 확산시켜서 게이트 전극의 양단의 반도체 기판(20) 내에 소오스 및 드레인 영역(26)을 형성한다.
다음으로, 도2b에 도신한 바와 같이 실리콘 기판(20) 상부에 층간절연막(27)을 형성하고, 층간절연막(27)을 선택적으로 제거하여 주변회로 영역(A)의 게이트 전극을 노출시키는 제1 콘택홀 및 셀 영역(B)의 소오스 영역 또는 드레인 영역(26)상에 형성된 실리콘막(25)을 노출시키는 제2 콘택홀을 형성한다.
다음으로, 도2c에 도시된 바와 같이, 제1 콘택홀에 의해 노출된 제1 텅스텐 실리사이드막(23)을 Cl2또는 O2플라즈마로 식각하여 제1폴리실리콘막(22)을 노출시킨다. 이때, 제1 텅스텐 실리사이드막(23) 식각 과정에서 셀 영역(B)의 제2 콘택홀에 의해 노출된 실리콘막(25)은 일부가 제거되지만 실리콘 기판(20)은 손상되지 않아 접합누설 전류가 증가하는 문제점이 발생하지 않는다.
다음으로, 도2d에 도시된 바와 같이, 제1 및 제2 콘택홀 내에 제2 폴리실리콘막(28)을 매립하여 주변회로 영역(A)의 제1 폴리실리콘막(22) 및 셀 영역(B) 트랜지스터의 소오스 영역 또는 드레인 영역(26)에 콘택시켜 주변회로 영역(A) 및 셀영역(B)을 연결시키고, 제2 폴리실리콘막(28) 상에 텅스텐막을 형성하고 열처리하여 제2 텅스텐 실리사이드막(29)을 형성한다.
전술한 바와 같이 제2 폴리실리콘막(28)이 제1 폴리실리콘막(22)과 직접 콘택 됨으로써 제2 텅스텐 실리사이드막(29) 형성을 위한 열처리 공정에서 종래와 같이 이온 확산이 일어나지 않아 저항의 증가가 발생하지 않는다. 또한, 제1 텅스텐 실리사이드막(23)을 제거함으로써, 텅스텐 산화막에 의한 저항의 증가를 방지할 수 있으며, 엘리베이트 소오스 및 드레인 구조를 갖는 트랜지스터를 형성함으로써 제1 텅스텐 실리사이드막(23) 식각시 발생할 수 있는 실리콘 기판의 손상을 미연에 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하부 폴리사이드의 실리사이드막의 제거로 하부 폴리실리콘막과 상부 폴리실리콘막이 직접 콘택되어 콘택 저항이 감소되고, 텅스텐 실리사이드막 상에 자연적으로 형성되는 텅스텐 산화막으로 인한 저항의 증가를 방지할 수 있어 소자의 수율 및 신뢰성을 향상시킨다.
EH한, 셀 영역에 엘리베이트 소오스 및 드레인 구조를 갖는 트랜지스터를 형성함으로써 실리사이드막 제거를 위한 식각으로 실리콘 기판의 소스 및 드레인 영역이 손상되는 것을 미연에 방지할 수 있다.
Claims (6)
- 실리콘 기판 상에 제1 폴리실리콘막 및 제1 실리사이드막을 차례로 형성하고, 제1 실리사이드막 및 제1 폴리실리콘막을 선택적으로 식각하여 주변회로 영역 및 셀 영역에 게이트 전극을 형성하는 제1 단계;상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 제2 단계;엘리베이트(elevated) 소오스 및 드레인 구조를 형성하기 위하여, 상기 절연막 스페이서 양측의 상기 실리콘 기판 상에 실리콘막을 형성하는 제3 단계;상기 실리콘막에 이온을 주입하고 열처리하여, 상기 실리콘막에 주입된 이온을 상기 실리콘 기판으로 확산시켜서 상기 게이트 전극 양단의 상기 실리콘 기판 내에 소오스 및 드레인 영역을 형성하는 제4 단계;상기 제4 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제5 단계;상기 층간절연막을 선택적으로 제거하여 상기 주변회로 영역의 제1 실리사이드막을 노출시키는 제1 콘택홀 및 상기 셀 영역의 상기 실리콘막을 노출시키는 제2 콘택홀을 형성하는 제6 단계;상기 제1 콘택홀 바닥에 상기 제1 폴리실리콘막을 노출시키기 위하여, 상기 제6 단계에서 노출된 제1 실리사이드막을 선택적으로 제거하는 제7 단계;상기 제7 단계가 왼료된 전체 구조 상에 제2 폴리실리콘막을 증착하는 제8 단계; 및상기 제2 폴리실리콘막 상에 제2 시리사이드막을 형성하는 제9 단계를 포함하여 이루어지는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제1 및 제2 실리사이드막을 텅스텐 실리사드막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제3 단계는,선택 증착법으로 에피탁셜 실리콘막(epitaxial silicon layer)을 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제7 단계에서 상기 제1 실리사이드막을 Cl2플라즈마 또는 O2플라즈마 또는 O2플라즈마로 식각해서 제거하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제8 단계에서,상기 제2 폴리실리콘막을 상기 제 1 및 제2 콘택홀을 매립하도록 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 제2 폴리실리콘막은 상기 제1 및 제2 콘택홀을 통하여 상기 주변회로 영역 및 상기 셀 영역을 연결시키는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077971A KR100263673B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077971A KR100263673B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057892A KR19990057892A (ko) | 1999-07-15 |
| KR100263673B1 true KR100263673B1 (ko) | 2000-09-01 |
Family
ID=19529716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077971A KR100263673B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 소자의 콘택 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100263673B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100461334B1 (ko) * | 1997-12-31 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체소자의콘택홀형성방법 |
| KR100512904B1 (ko) * | 1999-12-24 | 2005-09-07 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| KR100323720B1 (ko) * | 1999-12-31 | 2002-02-19 | 박종섭 | 엘리베이티드 반도체층 및 그의 형성방법 |
-
1997
- 1997-12-30 KR KR1019970077971A patent/KR100263673B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057892A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100295063B1 (ko) | 트렌치게이트구조의전력반도체장치및그제조방법 | |
| US7436017B2 (en) | Semiconductor integrated circuit using a selective disposable spacer | |
| KR19990017336A (ko) | 버티드 콘택을 갖는 반도체 소자 및 그 제조방법 | |
| KR100263673B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| CN209981217U (zh) | 半导体结构 | |
| KR100341182B1 (ko) | 반도체소자의 모스 트랜지스터 형성방법 | |
| KR101120185B1 (ko) | 반도체 소자의 형성 방법 | |
| CN112018039A (zh) | 半导体结构及其制作方法 | |
| KR100574487B1 (ko) | 반도체소자의 ｍｏｓ 트랜지스터 제조방법 | |
| KR100265370B1 (ko) | 디램제조방법 | |
| KR100277905B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR20020015818A (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100290890B1 (ko) | 반도체소자의제조방법 | |
| KR100268806B1 (ko) | 반도체소자및그제조방법 | |
| KR100321757B1 (ko) | 이중채널을갖는트랜지스터및그제조방법 | |
| KR19990081274A (ko) | 트렌치 게이트 구조를 갖는 전력 반도체장치의제조방법 | |
| KR100200309B1 (ko) | 반도체 소자의 제조방법 | |
| KR970006268B1 (ko) | 반도체 모스펫(mosfet) 제조방법 | |
| KR20030002701A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100583099B1 (ko) | 반도체소자의 금속배선 형성방법 | |
| KR100349345B1 (ko) | 반도체 장치의 비트라인 및 그 제조방법 | |
| KR20110091944A (ko) | 반도체 소자의 제조 방법 | |
| KR20040029539A (ko) | 반도체 장치의 콘택 플러그 구조체 및 그 형성 방법 | |
| JPH11111868A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20030063642A (ko) | 무경계 콘텍홀을 갖는 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080425 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |