KR19990017336A - 버티드 콘택을 갖는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
버티드 콘택을 갖는 반도체소자 및 그 제조방법이 개시되어 있다. 본 발명은 반도체기판의 활성영역 표면에 게이트 절연막을 형성하고, 게이트 절연막의 소정영역 상에 서로 이웃한 제1 및 제2 게이트 전극을 형성한다. 다음에, 제1 게이트 전극 및 제2 게이트 전극의 측벽에 각각 제1 및 제2 스페이서를 형성한다. 제1 게이트 전극 및 제2 게이트 전극 사이의 활성영역과 인접한 제2 스페이서를 선택적으로 제거하고, 제1 및 제2 게이트 전극 사이의 활성영역에 고농도 불순물층을 형성한다. 이어서, 제1 및 제2 게이트 전극 사이의 고농도 불순물층 및 제2 게이트 전극을 연결시키는 버티드 금속 실리사이드막을 선택적으로 형성한다.
Description
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 버티드 콘택을 갖는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가할수록 다층배선 구조(multi-layered interconnection structure)가 널리 사용된다. 이러한 다층배선 구조에 있어서 상부 배선과 하부 배선을 서로 연결시키기 위한 콘택 기술(contact technology)은 반도체소자의 제조공정에 필수적으로 사용된다. 콘택 기술에는 여러 가지가 있으며, 이들 콘택 기술중 인접한 두 종류의 배선을 서로 연결시키기 위한 버티드 콘택 기술은 주로 SRAM 셀의 노드(node) 콘택을 형성하는 데 널리 사용된다.
도 1 내지 도 4는 종래의 버티드 콘택을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 소자분리막(3), 제1 및 제2 게이트 전극(7a, 7b), 및 LDD 영역(lightly doped drain region; 9)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 실리콘 기판(1)의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막(3)을 형성한다. 다음에, 상기 소자분리막(3) 사이의 활성영역 표면에 게이트 산화막(5)을 형성하고, 게이트 산화막(5)이 형성된 결과물의 소정영역 상에 제1 및 제2 게이트 전극(7a, 7b)을 형성한다. 여기서, 상기 제1 게이트 전극(7a)은 SRAM 셀의 억세스 트랜지스터의 게이트 전극, 즉 워드라인에 해당하고, 상기 제2 게이트 전극(7b)은 SRAM 셀의 드라이버 트랜지스터의 게이트 전극에 해당한다. 그리고, 제1 및 제2 게이트 전극(7a, 7b)은 도우핑된 폴리실리콘막으로 형성한다. 이어서, 상기 제1 게이트 전극(7a), 제2 게이트 전극(7b), 및 소자분리막(3)을 이온주입 마스크로하여 상기 실리콘 기판(1) 표면에 불순물 이온을 주입함으로써 활성영역 표면에 LDD 영역(9)을 형성한다.
도 2는 스페이서(11) 및 소오스/드레인 영역(14)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 LDD 영역(9)이 형성된 결과물 전면에 산화막 또는 질화막을 형성하고, 이를 이방성 식각하여 제1 및 제2 게이트 전극(7a, 7b) 측벽에 스페이서(11)를 형성한다. 이때, 상기 스페이서(11)를 형성하기 위한 이방성 식각공정시 과도식각을 실시하여 LDD 영역(9)의 표면을 노출시킬 수도 있다.이어서, 소자분리막(3), 스페이서(11), 제1 게이트 전극(7a), 및 제2 게이트 전극(7b)을 이온주입 마스크로 하여 실리콘 기판(1) 표면에 상기 LDD 영역(9)과 동일한 도전형의 불순물 이온을 주입함으로써 LDD 영역(9)보다 높은 농도를 갖는 고농도 불순물 영역(13)을 형성한다. 상기 LDD 영역(9) 및 상기 고농도 불순물 영역(13)은 트랜지스터의 소오스/드레인 영역(14)을 구성한다.
도 3은 제1 내지 제3 금속 실리사이드막(16a, 16b, 16c) 및 버티드 콘택홀(H)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 소오스/드레인 영역(14)이 형성된 결과물 전면에 내화성 금속막을 형성한 다음에 소정의 온도에서 열처리를 실시함으로써, 상기 제1 및 제2 게이트 전극(7a, 7b) 표면에 각각 제1 및 제2 금속 실리사이드막(16a, 16b)을 형성함과 동시에 소오스/드레인 영역(14) 표면에 제3 금속 실리사이드막(16c)을 형성한다. 이때, 상기 스페이서(11) 및 상기 소자분리막(3) 상에 형성된 내화성 금속막은 미반응된 상태로 잔존한다. 이어서, 상기 미반응된 내화성 금속막을 화학용액으로 제거한다. 계속해서, 상기 미반응된 금속막이 제거된 결과물 전면에 층간절연막(18), 예컨대 산화막을 형성하고, 이를 패터닝하여 상기 제2 금속 실리사이드막(16b) 및 이와 인접한 소오스/드레인 영역(14)을 노출시키는 버티드 콘택홀(H)을 형성한다. 이때, 상기 스페이서(11)가 층간절연막(18)에 대하여 식각 선택비를 갖는 물질막으로 형성된 경우에는 도 3에 도시된 바와 같이 버티드 콘택홀(H)에 의해 노출되는 스페이서(11)가 그대로 잔존하여 버티드 콘택홀(H)의 어스펙트 비를 증가시킨다. 이와 아울러서, 버티드 콘택홀(H)에 의해 노출되는 소오스/드레인 영역(14)의 면적을 증가시키는 데 제약을 줌은 물론, 버티드 콘택홀(H)을 형성하기 위한 식각공정시 발생되는 폴리머가 버티드 콘택홀(H)의 바닥에 흡착되어 버티드 콘택저항을 증가시킬 수 있다. 이러한 문제점을 해결하기 위하여 상기 스페이서(11)를 층간절연막(18)과 동일한 물질막, 예컨대 산화막으로 형성하는 경우에는 버티드 콘택홀(H)을 형성하기 위한 식각공정시 과도식각을 실시하여 제2 게이트 전극(7b) 측벽에 형성된 스페이서(11)를 제거할 수 있다. 그러나 이때, 상기 제거된 스페이서(11) 하부의 LDD 영역이 노출되어 후속 열공정시 상기 제3 금속 실리사이드막(16c)이 소오스/드레인 영역(14)의 접합 부근까지 성장된다. 이에 따라, 소오스/드레인 영역(14)의 접합 누설전류가 증가된다.
도 4는 배선(20)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 버티드 콘택홀(H)이 형성된 결과물 전면에 도전막을 형성하고, 이를 패터닝하여 상기 버티드 콘택홀(H)을 덮는 배선(20)을 형성한다. 이와 같이 형성된 배선(20)은 상기 제2 게이트 전극(7b) 및 이와 인접한 소오스/드레인 영역(14)을 서로 연결시키는 역할을 한다.
상술한 바와 같이 종래의 버티드 콘택 형성방법에 의하면, 버티드 콘택홀에 의해 노출되는 소오스/드레인 영역의 면적을 증가시키기가 어렵거나 소오스/드레인 영역의 접합 누설전류를 개선시키기가 어렵다.
따라서, 본 발명의 목적은 콘택저항은 물론 접합 누설전류 특성을 개선시킬 수 있는 버티드 콘택을 갖는 반도체소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 버티드 콘택을 갖는 반도체소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 버티드 콘택 형성방법을 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명에 따른 버티드 콘택 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역에 활성영역 및 비활성영역을 한정하기 위하여 형성된 소자분리막과, 상기 활성영역의 소정영역 상부에 서로 소정의 간격으로 떨어진 제1 게이트 전극 및 제2 게이트 전극과, 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 측벽에 각각 형성된 제1 및 제2 스페이서와, 상기 제1 게이트 전극 및 제2 게이트 전극 사이의 활성영역에 상기 반도체기판의 농도보다 높은 농도로 도우핑된 고농도 불순물층과, 상기 제1 게이트 전극의 상부표면에 선택적으로 형성된 금속 실리사이드막과, 상기 고농도 불순물층 및 상기 제2 게이트 전극을 전기적으로 연결시키는 버티드 금속 실리사이드막을 구비한다. 여기서, 상기 제1 및 제2 게이트 전극과 상기 반도체기판의 활성영역 사이에는 게이트 절연막이 개재되어 있다. 그리고, 상기 제2 스페이서는 제1 게이트 전극을 향하는 측벽만이 노출되도록 형성된다. 따라서, 상기 버티드 금속 실리사이드막은 상기 고농도 불순물층 표면, 상기 노출된 제2 게이트 전극 측벽, 및 상기 제2 게이트 전극 상부표면에 형성되어 고농도 불순물층 및 제2 게이트 전극을 전기적으로 연결시킨다. 그리고, 상기 고농도 불순물층과 상기 제2 게이트 전극의 가장자리가 서로 겹치는 부분의 폭은 상기 고농도 불순물층의 접합 깊이와 비슷하다. 따라서, 고농도 불순물층 표면에 형성된 버티드 금속 실리사이드막으로부터 고농도 불순물층의 접합 경계면(junction interface)까지의 거리가 충분히 확보되어 접합 스파이킹 현상이 발생하는 현상을 억제시킬 수 있다. 여기서, 상기 제1 및 제2 스페이서는 실리콘 산화막 또는 실리콘 질화막인 것이 바람직하며, 상기 제1 및 제2 게이트 전극은 도우핑된 폴리실리콘막인 것이 바람직하다. 그리고, 상기 금속 실리사이드막 및 상기 버티드 금속 실리사이드막은 모두 내화성 금속막이 함유된 실리사이드막, 즉 타이티늄 실리사이드막, 코발트 실리사이드막, 또는 몰리브데늄 실리사이드막으로 형성하는 것이 바람직하다. 또한, 본 발명은 상기 버티드 금속 실리사이드막의 소정영역과 접촉하는 플러그 패턴을 더 구비할 수 있다. 여기서, 상기 플러그 패턴은 도우핑된 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체기판, 예컨대 실리콘기판의 소정영역에 소자분리막을 형성함으로써 활성영역을 한정하고, 상기 활성영역 표면에 게이트 절연막을 형성한다. 이어서, 상기 결과물의 소정영역 상에 패터닝된 폴리실리콘막으로 제1 및 제2 게이트 전극을 형성한다. 다음에, 게이트 전극의 측벽에 스페이서를 형성한다. 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 활성영역과 인접하고 상기 제2 게이트 전극 측벽에 형성된 스페이서를 선택적으로 제거한다. 계속해서, 상기 제1 및 제2 게이트 전극, 상기 스페이서, 및 상기 소자분리막을 이온주입 마스크로하여 상기 활성영역 표면에 불순물 이온을 주입함으로써, 상기 반도체기판보다 높은 농도를 갖는 고농도 불순물층을 형성한다. 이때, 스페이서가 제거된 부분 아래의 활성영역에도 상기 불순물 이온이 주입된다. 따라서, 후속열공정을 거치면 제2 게이트 전극의 가장자리 하부에도 상기 불순물 이온이 확산된 고농도 불순물층이 형성된다. 다음에, 상기 고농도 불순물층이 형성된 결과물 전면에 내화성 금속막, 예컨대 타이타늄막(Ti), 코발트막(Co), 또는 몰리브데늄막(Mo)을 형성한다. 그리고, 상기 내화성 금속막이 형성된 결과물을 소정의 온도에서 열처리하여 상기 제1 및 제2 게이트 전극의 표면 및 상기 고농도 불순물층의 표면에 금속 실리사이드막을 선택적으로 형성한다. 이때. 선택적으로 제거된 스페이서에 의해 노출된 제2 게이트 전극의 측벽에도 금속 실리사이드막이 형성되므로 상기 제2 게이트 전극 및 이와 인접한 고농도 불순물층을 서로 연결시키는 버티드 금속 실리사이드막이 형성된다. 상기 금속 실리사이드막을 형성하기 위한 열처리공정시 스페이서 및 소자분리막 상에 형성된 내화성 금속막은 반응하지 않은 상태로 잔존한다. 따라서, 상기 금속 실리사이드막이 형성된 결과물을 화학용액, 예컨대 황산용액에 담구어 상기 미반응된 내화성 금속막을 제거한다.
본 발명에 의하면, 제1 게이트 전극 및 제2 게이트 전극 사이에 형성된 고농도 불순물층과 제2 게이트 전극이 금속 실리사이드막을 통하여 연결되므로 버티드 콘택저항을 개선시킬 수 있다. 또한, 제2 게이트 전극의 측벽에 형성된 스페이서를 선택적으로 제거한 후에 고농도 불순물층을 형성하므로 제2 게이트 전극 및 고농도 불순물층이 서로 겹치는 영역이 존재한다. 이에 따라, 금속 실리사이드막이 후속열공정에 의하여 고농도 불순물층의 접합부근까지 성장되는 현상을 억제시킬 수 있다. 결과적으로, 고농도 불순물층의 접합누설전류 특성을 개선시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 SRAM 셀을 예로 하여 상세히 설명하기로 한다. 그러나, 본 발명은 SRAM 셀에 한정되지 않고 반도체소자의 모든 콘택 기술에 적용하는 것이 가능하다.
도 5 내지 도 9는 본 발명에 따른 버티드 콘택 형성방법을 설명하기 위한 단면도들이다.
도 5는 소자분리막(13), 게이트 절연막(105), 제1 및 제2 게이트 전극(107a, 107b), 및 LDD 영역(109)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(101), 예컨대 실리콘기판의 소정영역에 활성영역과 비활성영역을 한정하는 소자분리막(103)을 통상의 로코스(LOCOS) 공정으로 형성한다. 여기서, 상기 소자분리막(103)은 트렌치 소자분리 공정(trench isolation process)으로 형성할 수도 있다. 이어서, 상기 소자분리막(103)에 의하여 한정된 활성영역 표면에 게이트 절연막(105)을 형성한다. 여기서, 상기 게이트 절연막(105)은 50Å 내지 150Å의 얇은 열산화막으로 형성하는 것이 바람직하다. 다음에, 상기 게이트 절연막(105)이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성하고, 이를 패터닝하여 상기 활성영역의 소정영역을 덮는 제1 게이트 전극(107a) 및 제2 게이트 전극(107b)을 형성한다. 여기서, 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b)은 각각 SRAM 셀의 억세스 트랜지스터의 게이트 전극 및 드라이버 트랜지스터의 게이트 전극에 해당한다. 상기 억세스 트랜지스터의 게이트 전극은 SRAM 셀의 워드라인 역할을 한다. 그리고, 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b) 사이의 활성영역은 SRAM 셀의 노드 콘택(node contact), 즉 버티드 콘택이 형성될 부분이다. 이어서, 상기 제1 및 제2 게이트 전극(107a, 107b) 및 상기 소자분리막(103)을 이온주입 마스크로하여 상기 활성영역에 반도체기판(101)과 다른 도전형의 불순물을 주입함으로써, 반도체기판(101)의 불순물 농도보다 높은 LDD 영역(109)을 형성한다.
도 6은 제1 및 제2 스페이서(111a, 111b) 및 포토레지스트 패턴(113)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 LDD 영역(109)이 형성된 결과물 전면에 절연막, 예컨대 실리콘 산화막 또는 실리콘 질화막을 CVD 방법으로 형성한다. 다음에, 상기 절연막을 이방성 식각하여 상기 제1 및 제2 게이트 전극(107a, 107b)의 측벽에 각각 제1 스페이서(111a) 및 제2 스페이서(111b)를 형성한다. 이어서, 제1 및 제2 스페이서(111a, 111b)가 형성된 결과물 전면에 포토레지스트막을 도포한다. 그리고, 상기 포토레지스트막을 버티드 콘택 마스크를 사용하여 패터닝함으로써, 제1 게이트 전극(107a) 및 제2 게이트 전극(107b) 사이의 활성영역에 형성된 LDD 영역(109)과 인접한 제2 스페이서(111b)를 노출시키는 포토레지스트 패턴(113)을 형성한다.
도 7은 제1 및 제2 소오스/드레인 영역(116a, 116b)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 포토레지스트 패턴(113)을 식각 마스크로하여 상기 노출된 제2 스페이서(111b)를 선택적으로 식각하여 제거한다. 이때, 상기 노출된 제2 스페이서(111b)를 식각하는 방법으로 건식 식각공정 또는 습식 식각공정을 사용할 수 있으며, 바람직하게는, 습식 식각공정을 사용한다. 이는, 건식 식각공정으로 상기 노출된 제2 스페이서(111b)를 식각할 경우에 상기 노출된 제2 스페이서(111b)와 인접한 LDD 영역(109)의 표면에 식각손상이 가해지기 때문이다. 이어서, 상기 포토레지스트 패턴(113)을 제거한다. 다음에, 상기 제1 및 제2 게이트 전극(107a, 107b), 상기 제1 및 제2 스페이서(111a, 111b), 및 상기 소자분리막(103)을 이온주입 마스크로하여 상기 반도체기판(101)과 다른 도전형의 불순물을 주입함으로써, 상기 활성영역 표면에 LDD 영역(109)의 불순물 농도보다 높은 고농도 불순물층(115)을 형성한다. 이와 같이 고농도 불순물층(115)을 형성하면, 도 7에 도시된 바와 같이 제1 게이트 전극(107a)의 양 옆의 활성영역에 LDD 영역(109) 및 고농도 불순물층(115)으로 구성된 소오스/드레인 영역(116a, 116b)이 형성된다. 여기서, 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b) 사이의 활성영역에 형성된 소오스/드레인 영역(116b)은 드라이버 트랜지스터의 드레인 영역의 역할을 한다. 이때, 상기 드레인 영역(116b)은 제2 게이트 전극(107b)의 측벽에 형성된 제2 스페이서(111b)가 제거된 후에 형성된다. 따라서, 제2 게이트 전극(107b)의 가장자리 부분 아래에도 상기 고농도 불순물층(115)이 확산되어 연장된 드레인 영역(116b)이 형성된다. 이에 따라, 제2 게이트 전극(107b)과 드레인 영역(116b)이 서로 겹쳐지는 부분(overlapped region; A)이 존재한다. 일반적으로, 고농도 불순물층(115)은 LDD 영역(109)보다 높은 농도를 갖는다. 따라서, 열공정을 실시하면, 도 7에 도시된 바와 같이 제2 게이트 전극(107b)과 겹치는 드레인 영역(116b)이 깊게 형성된다. 결과적으로, 제2 게이트 전극(107b)의 측벽과 드레인 영역(116b)의 표면이 서로 만나는 코너 부분으로부터 드레인 영역(116b)의 접합부분 까지의 거리가 종래기술에 비하여 크게 형성된다.
도 8은 금속 실리사이드막(118a, 118b, 118c)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 소오스/드레인 영역(116a, 116b)이 형성된 결과물을 표면세정하여 상기 제1 및 제2 게이트 전극(107a, 107b)의 표면 및 상기 고농도 불순물층(115)의 표면을 노출시킨다. 이때, 상기 드라이버 트랜지스터의 드레인 영역(116b)을 구성하는 고농도 불순물층(115)과 인접한 제2 게이트 전극(107b)의 측벽 또한 노출된다. 다음에, 상기 표면세정된 결과물 전면에 내화성 금속막(refractory metal layer), 예컨대 타이타늄막(Ti layer), 코발트막(Co layer), 또는 몰리브데늄막(Mo layer)을 형성한다. 이어서, 상기 내화성 금속막이 형성된 결과물을 450℃ 내지 670℃의 제1 온도에서 제1 열처리함으로써, 상기 제1 및 제2 게이트 전극(107a, 107b)의 표면 및 상기 고농도 불순물층(115)의 표면에만 선택적으로 금속 실리사이드막(118a, 118b, 118c)을 형성한다. 이때, 제1 열처리 공정에 의해 형성된 금속 실리사이드막(118a, 118b, 118c)은 C-49 상(phase)을 갖는다. 그리고, 상기 제1 열처리 공정이 실시되는 동안 상기 제1 및 제2 스페이서(111a, 111b) 및 상기 소자분리막(103) 상에 형성된 내화성 금속막은 반응하지 않은 상태로 잔존한다. 따라서, 상기 미반응된(unreacted) 내화성 금속막을 화학용액, 예컨대 황산용액을 사용하여 선택적으로 제거함으로써, 제1 게이트 전극(107a) 및 소오스/드레인 영역(116a, 116b)을 전기적으로 격리시킴은 물론, 이웃한 트랜지스터들을 서로 격리시킨다. 다음에, 상기 C-49 상을 갖는 금속실리사이드막(118a, 118b, 118c)이 형성된 결과물을 700℃ 내지 870℃의 제2 온도에서 제2 열처리함으로써, C-54 상을 갖는 금속 실리사이드막(118a, 118b, 118c)을 형성한다. 이와 같이 제1 열처리 공정 및 제2 열처리 공정을 통하여 금속 실리사이드막의 상(phase)을 C-54로 변화시키면, 금속 실리사이드막(118a, 118b, 118c)의 저항을 극소화시킬 수 있다. 결과적으로, 워드라인의 전기적인 저항 및 SRAM 셀 트랜지스터의 전류 구동능력(current drivability)을 보다 더 향상시킬 수 있다. 이때, 게이트 절연막(105)의 두께가 상술한 바와 같이 150Å 이하로 매우 얇기 때문에 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b) 사이에 형성된 소오스/드레인 영역(116b)은 버티드 금속 실리사이드막(118b)에 의하여 제2 게이트 전극(107b)과 연결된다. 이와 같이 형성된 버티드 금속 실리사이드막(118b)이 후속 열공정에 의하여 성장할지라도 드레인 영역(116b)의 접합 누설전류 특성은 저하되지 않는다. 이는, 도 7에서 설명된 바와 같이 제2 게이트 전극(107b)과 드레인 영역(116b)이 겹쳐진 영역(A)에서 버티드 금속 실리사이드막(118b)으로부터 드레인 영역(116b)의 접합 부분까지의 거리가 종래기술에 비하여 크기 때문이다.
도 9는 버티드 콘택홀을 채우는 플러그 패턴(122) 및 배선(124)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 제2 열처리된 결과물 전면에 층간절연막, 예컨대 산화막을 형성한다. 이어서, 상기 층간절연막을 버티드 콘택 마스크를 사용하여 패터닝함으로써, 상기 버티드 금속 실리사이드막(118b)의 소정영역을 노출시키는 버티드 콘택홀을 갖는 층간절연막 패턴(120)을 형성한다. 다음에, 상기 층간절연막 패턴(120) 표면에 버티드 콘택홀을 채우는 도전막, 예컨대 도우핑된 폴리실리콘막 또는 텅스텐막을 형성한다. 이때, 상기 도전막을 형성하기 전에 층간절연막 패턴(120)이 형성된 결과물 전면에 장벽금속막(barrier metal film), 예컨대 타이타늄 질화막(TiN)을 형성할 수도 있다. 계속해서, 상기 층간절연막 패턴(120) 표면이 노출될 때까지 상기 도전막을 에치백(etch-back) 공정 또는 화학기계적연마(CMP) 공정으로 평탄화시키어 버티드 콘택홀 내에 플러그 패턴(122)을 형성한다. 이어서, 상기 플러그 패턴(122)을 덮는 배선(124)을 형성한다.
상술한 본 발명의 버티드 콘택 형성방법에 따라 제조된 버티드 콘택을 갖는 반도체소자를 도 9를 참조하여 설명하기로 한다.
도 9를 참조하면, 본 발명에 따른 버티드 콘택을 갖는 반도체소자는 반도체기판(101)의 소정영역에 활성영역 및 비활성영역을 한정하기 위하여 형성된 소자분리막(103)과, 상기 활성영역 상에 서로 소정의 간격으로 떨어지도록 형성된 제1 게이트 전극(107a) 및 제2 게이트 전극(107b)과, 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b)의 측벽에 각각 형성된 제1 스페이서(111a) 및 제2 스페이서(111b)와, 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b) 사이의 활성영역 표면에 형성된 고농도 불순물층(116b)과, 상기 고농도 불순물층(116b)과 상기 제2 게이트 전극(107b)을 전기적으로 연결시키는 버티드 금속 실리사이드막(118b)으로 구성된다. 여기서, 제1 게이트 전극(111a)을 향하는 제2 게이트 전극(111b)의 측벽에는 제2 스페이서(111b)가 존재하지 않는다. 따라서, 도 9에 도시된 바와 같이 버티드 금속 실리사이드막(118b)은 상기 고농도 불순물층(116b)과 인접한 제2 게이트 전극(107b)의 측벽에도 형성된다. 이에 따라, 버티드 금속 실리사이드막(118b)에 의하여 고농도 불순물층(116b) 및 제2 게이트 전극(107b)을 전기적으로 연결시킬 수 있다. 상기 제1 게이트 전극(107a) 양 옆의 활성영역중 상기 고농도 불순물층(116b)의 반대쪽 활성영역(opposite active region)에 또 다른 고농도 불순물층(116a)이 형성된다. 상기 제1 게이트 전극(107a) 및 제2 게이트 전극(107b)은 각각 SRAM 셀의 억세스 트랜지스터의 게이트 전극 및 드라이버 트랜지스터의 게이트 전극에 해당한다. 그리고, 고농도 불순물층(116a, 116b)은 억세스 트랜지스터의 소오스/드레인 영역에 해당한다. 특히, 상기 고농도 불순물층(116b)은 드라이버 트랜지스터의 드레인 영역에 해당하기도 한다. 결과적으로, 상기 버티드 금속 실리사이드막(118b)은 드라이버 트랜지스터의 드레인 영역에 해당하는 고농도 불순물층(116b)과 드라이버 트랜지스터의 게이트 전극에 해당하는 제2 게이트 전극(107b)을 전기적으로 연결시키는 기능을 갖는다. 또한, 상기 버티드 금속 실리사이드막(118b)의 소정영역 상에 플러그 패턴(122)을 형성하고, 상기 플러그 패턴(122)을 덮는 배선(124)을 형성할 수도 있다. 상기 플러그 패턴(122)은 도우핑된 폴리실리콘막 또는 텅스텐막으로 형성하는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명에 의하면, 제2 게이트 전극 측벽에 형성된 스페이서를 제거한 다음, 버티드 금속 실리사이드막을 통하여 제2 게이트 전극 및 이와 인접한 소오스/드레인 영역을 연결시킨다. 따라서, 소오스/드레인 영역의 접합 누설전류 특성이 저하되는 것을 방지함은 물론, 버티드 콘택 저항을 개선시킬 수 있다.
Claims (18)
- 반도체기판의 소정영역에 활성영역 및 비활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막의 소정영역을 덮는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계; 상기 제1 및 제2 게이트 전극의 측벽에 각각 제1 및 제2 스페이서를 형성하는 단계; 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 활성영역에 인접하여 형성된 제2 스페이서를 선택적으로 제거하는 단계; 상기 제1 및 제2 게이트 전극, 상기 소자분리막, 및 상기 제1 및 제2 스페이서를 이온주입 마스크로하여 상기 활성영역 표면에 불순물 이온을 주입함으로써, 상기 반도체기판의 불순물 농도보다 높은 고농도 불순물층을 형성하는 단계; 및 상기 제1 및 제2 게이트 전극의 표면 및 상기 고농도 불순물층의 표면에 금속 실리사이드막을 선택적으로 형성함으로써, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 형성된 고농도 불순물층과 상기 제2 게이트 전극을 전기적으로 연결시키는 버티드 금속 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 반도체기판은 실리콘기판인 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 게이트 전극은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1 및 제2 게이트 전극을 형성하는 단계 이후에,상기 제1 및 제2 게이트 전극 및 상기 소자분리막을 이온주입 마스크로하여 불순물 이온을 주입함으로써, 상기 활성영역 표면에 상기 고농도 불순물층의 농도보다 낮고 상기 반도체기판의 농도보다 높은 LDD 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제2 스페이서를 선택적으로 제거하는 단계는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 활성영역에 인접하여 형성된 제2 스페이서를 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로하여 상기 노출된 제2 스페이서를 선택적으로 식각하여 제거하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제6항에 있어서, 상기 노출된 제2 스페이서는 건식 식각공정 또는 습식 식각공정으로 제거하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 버티드 금속 실리사이드막을 형성하는 단계는 상기 고농도 불순물층이 형성된 결과물의 표면을 세정하여 상기 제1 및 제2 게이트 전극의 표면 및 상기 고농도 불순물층의 표면을 노출시키는 단계; 상기 표면 세정된 결과물의 전면에 내화성 금속막을 형성하는 단계; 상기 내화성 금속막이 형성된 결과물을 제1 온도에서 제1 열처리함으로써 상기 노출된 제1 게이트 전극 표면에 C-49 상(phase)을 갖는 금속 실리사이드막을 형성함과 동시에 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 고농도 불순물층과 상기 제2 게이트 전극을 전기적으로 연결시키는 C-49 상(phase)의 버티드 금속 실리사이드막을 선택적으로 형성하는 단계; 상기 제1 및 제2 스페이서 및 상기 소자분리막 상에 잔존하는 미반응된 내화성 금속막을 선택적으로 제거하는 단계; 및 상기 미반응된 내화성 금속막이 제거된 결과물을 상기 제1 온도보다 높은 제2 온도에서 제2 열처리함으로써 상기 제1 게이트 전극 표면에 C-54 상(phase)의 금속 실리사이드막을 형성함과 동시에 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 고농도 불순물층과 상기 제2 게이트 전극을 전기적으로 연결시키는 C-54 상(phase)의 버티드 금속 실리사이드막을 선택적으로 형성하는 단계를 포함하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제8항에 있어서, 상기 내화성 금속막은 타이타늄막, 코발트막, 또는 몰리브데늄막인 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제8항에 있어서, 상기 제1 및 제2 온도는 각각 450℃ 내지 670℃ 및 700℃ 내지 870℃인 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 버티드 금속 실리사이드막을 형성하는 단계 이후에,상기 버티드 금속 실리사이드막이 형성된 결과물 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 패터닝하여 상기 버티드 금속 실리사이드막의 소정영역을 노출시키는 버티드 콘택홀을 갖는 층간절연막 패턴을 형성하는 단계; 상기 버티드 콘택홀을 채우는 플러그 패턴을 형성하는 단계; 및 상기 플러그 패턴을 덮는 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 제11항에 있어서, 상기 플러그 패턴은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자의 제조방법.
- 반도체기판의 소정영역에 활성영역 및 비활성영역을 한정하기 위하여 형성된 소자분리막; 상기 활성영역의 소정영역 상부에 서로 소정의 간격으로 떨어지도록 형성되고 상기 반도체기판과 게이트 절연막에 의해 이격된 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 게이트 전극의 측벽에 형성된 제1 스페이서; 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 활성영역과 인접한 상기 제2 게이트 전극의 측벽은 노출되고 나머지 제2 게이트 전극의 측벽에 형성된 제2 스페이서; 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이의 활성영역에 상기 반도체기판의 농도보다 높은 농도로 도우핑된 고농도 불순불층; 상기 제1 게이트 전극의 상부표면에 선택적으로 형성된 금속 실리사이드막; 및 상기 노출된 제2 게이트 전극의 측벽, 상기 제2 게이트 전극의 상부표면, 및 상기 고농도 불순물층 표면에 선택적으로 형성되어 상기 제2 게이트 전극 및 상기 고농도 불순물층을 전기적으로 연결시키는 버티드 금속 실리사이드막을 포함하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
- 제13항에 있어서, 상기 제1 및 제2 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성된 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
- 제13항에 있어서, 상기 제1 및 제2 게이트 전극은 도우핑된 폴리실리콘막으로 형성된 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
- 제13항에 있어서, 상기 금속 실리사이드막 및 상기 버티드 금속 실리사이드막은 타이타늄 실리사이드막, 코발트 실리사이드막, 몰리브데늄 실리사이드막으로 이루어진 일 군중 선택된 어느 하나로 형성된 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
- 제13항에 있어서, 상기 버티드 금속 실리사이드막의 소정영역과 접촉하는 플러그 패턴을 더 구비하는 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
- 제17항에 있어서, 상기 플러그 패턴은 도우핑된 폴리실리콘막으로 형성된 것을 특징으로 하는 버티드 콘택을 갖는 반도체소자.
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