JPH11354641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11354641A JPH11354641A JP11136213A JP13621399A JPH11354641A JP H11354641 A JPH11354641 A JP H11354641A JP 11136213 A JP11136213 A JP 11136213A JP 13621399 A JP13621399 A JP 13621399A JP H11354641 A JPH11354641 A JP H11354641A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 半導体装置の製造方法において、接触ホール
を使用せず上部導電層と下部導線層とを連結するプラグ
を形成する。 【解決手段】 第１導電形の半導体基板上にフィールド
絶縁層を形成して素子の活性領域を限定する工程と、前
記半導体基板の露出された活性領域の表面にゲート酸化
膜を形成し、ゲート及びキャップ絶縁層を前記の活性領
域と垂直方向に長く形成する工程と、前記半導体基板の
露出された活性領域に該半導体基板の導電形と反対の第
２導電形の不純物領域を形成し、前記ゲートの側面に側
壁を形成する工程と、前記半導体基板上の前記のゲート
間に前記の不純物領域と接触するように伝導層を形成す
る工程と、前記伝導層をパターニングして、前記の不純
物領域と接触されるプラグを形成する工程と、前記半導
体基板上に前記ゲート間の前記のプラグが形成されない
部分に層間絶縁層を形成する工程とを、実行するもので
ある。
を使用せず上部導電層と下部導線層とを連結するプラグ
を形成する。 【解決手段】 第１導電形の半導体基板上にフィールド
絶縁層を形成して素子の活性領域を限定する工程と、前
記半導体基板の露出された活性領域の表面にゲート酸化
膜を形成し、ゲート及びキャップ絶縁層を前記の活性領
域と垂直方向に長く形成する工程と、前記半導体基板の
露出された活性領域に該半導体基板の導電形と反対の第
２導電形の不純物領域を形成し、前記ゲートの側面に側
壁を形成する工程と、前記半導体基板上の前記のゲート
間に前記の不純物領域と接触するように伝導層を形成す
る工程と、前記伝導層をパターニングして、前記の不純
物領域と接触されるプラグを形成する工程と、前記半導
体基板上に前記ゲート間の前記のプラグが形成されない
部分に層間絶縁層を形成する工程とを、実行するもので
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、特に、接触ホールを使用せず上部
導電層と下部導線層とを連結するプラグを形成する半導
体装置の製造方法に関する。
方法に関するもので、特に、接触ホールを使用せず上部
導電層と下部導線層とを連結するプラグを形成する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の集積度が増加されるにした
がって、配線幅が減少するだけでなく、単位セルの面積
も減少される。従って、面積が減少したセルにおいて、
セルのソース及びドレーン領域に用いられる不純物領域
を露出させる接触ホールとゲートとの間の整列誤差許容
度(alignment tolerance)が重要であるが、整列誤差許
容度が低くなると半導体装置の生産収率に直接に影響を
及ぼすようになる。
がって、配線幅が減少するだけでなく、単位セルの面積
も減少される。従って、面積が減少したセルにおいて、
セルのソース及びドレーン領域に用いられる不純物領域
を露出させる接触ホールとゲートとの間の整列誤差許容
度(alignment tolerance)が重要であるが、整列誤差許
容度が低くなると半導体装置の生産収率に直接に影響を
及ぼすようになる。
【０００３】従って、セルの面積が減少されても、ゲー
トと接触ホールとの間の整列誤差許容度が低くなること
を防止することができる技術等が開発されている。これ
らの技術のうち、自己整列接触(Self-Aligned-Contac
t：以下、「ＳＡＣ」と略称する）は、ゲートの上部及
び側面に、層間絶縁層と食刻選択比が異なる絶縁物質に
よりキャップ絶縁層と側壁とを形成することによって、
誤整列等が発生してもゲートを露出させずに不純物領域
を露出させる接触ホールを形成することができる。
トと接触ホールとの間の整列誤差許容度が低くなること
を防止することができる技術等が開発されている。これ
らの技術のうち、自己整列接触(Self-Aligned-Contac
t：以下、「ＳＡＣ」と略称する）は、ゲートの上部及
び側面に、層間絶縁層と食刻選択比が異なる絶縁物質に
よりキャップ絶縁層と側壁とを形成することによって、
誤整列等が発生してもゲートを露出させずに不純物領域
を露出させる接触ホールを形成することができる。
【０００４】図１６は従来の技術による半導体装置の平
面図である。従来技術による半導体装置は、半導体基板
１００上にフィールド絶縁層１０２が形成されて素子の
活性領域を限定する。前記半導体基板１００上に素子の
活性領域と垂直方向に複数個のワードライン（ゲート）
１０６がフィールド絶縁層１０２と重畳するように形成
される。前記ゲート１０６は、上部に第１キャップ絶縁
層１０８が形成されると共に、側面に側壁１１２が形成
される。そして、半導体基板１００の素子活性領域のゲ
ート１０６両側に、半導体基板１００と反対の導電形の
不純物がドーピングされたソース及びドレーン領域とし
て用いられる不純物領域１１０が形成される。
面図である。従来技術による半導体装置は、半導体基板
１００上にフィールド絶縁層１０２が形成されて素子の
活性領域を限定する。前記半導体基板１００上に素子の
活性領域と垂直方向に複数個のワードライン（ゲート）
１０６がフィールド絶縁層１０２と重畳するように形成
される。前記ゲート１０６は、上部に第１キャップ絶縁
層１０８が形成されると共に、側面に側壁１１２が形成
される。そして、半導体基板１００の素子活性領域のゲ
ート１０６両側に、半導体基板１００と反対の導電形の
不純物がドーピングされたソース及びドレーン領域とし
て用いられる不純物領域１１０が形成される。
【０００５】前記半導体基板１００上の上述した構造を
覆うように、第１キャップ絶縁層１０８及び側壁１１２
と異なる食刻選択比で第１層間絶縁層１１４が形成され
ると共に、該第１層間絶縁層１１４に不純物領域１１０
を露出させる第１接触ホール１１５，１１６が形成され
る。前記第１層間絶縁層１１４が第１キャップ絶縁層１
０８及び側壁１１２と異なる食刻選択比を有するので、
第１接触ホール１１５，１１６は自己整列するように形
成される。前記第１接触ホール１１５は、不純物領域１
１０だけでなくフィールド絶縁層１０２を含んで露出さ
れるように形成され、他の第１接触ホール１１６は、不
純物領域１１０のみ露出されるように形成される。
覆うように、第１キャップ絶縁層１０８及び側壁１１２
と異なる食刻選択比で第１層間絶縁層１１４が形成され
ると共に、該第１層間絶縁層１１４に不純物領域１１０
を露出させる第１接触ホール１１５，１１６が形成され
る。前記第１層間絶縁層１１４が第１キャップ絶縁層１
０８及び側壁１１２と異なる食刻選択比を有するので、
第１接触ホール１１５，１１６は自己整列するように形
成される。前記第１接触ホール１１５は、不純物領域１
１０だけでなくフィールド絶縁層１０２を含んで露出さ
れるように形成され、他の第１接触ホール１１６は、不
純物領域１１０のみ露出されるように形成される。
【０００６】そして、前記第１接触ホール１１５，１１
６内に第１プラグ１１８，１１９が不純物領域１１０と
接触するように形成される。
６内に第１プラグ１１８，１１９が不純物領域１１０と
接触するように形成される。
【０００７】図１７乃至図１９は、図１６をＡ−Ａ線で
切った断面に沿って半導体装置の製造方法を図示する工
程図であり、図２０は従来技術によるＳＡＣ工程段階を
図示する斜視図である。
切った断面に沿って半導体装置の製造方法を図示する工
程図であり、図２０は従来技術によるＳＡＣ工程段階を
図示する斜視図である。
【０００８】まず、図１７に示すように、Ｐ形の半導体
基板１００上に、浅溝絶縁(ShallowTrench Isolation：
以下、「ＳＴＩ」と略称する)法によりフィールド絶縁
層１０２を形成して、素子の活性領域を限定する。次
に、半導体基板１００の露出された部分を熱酸化しゲー
ト酸化膜１０４を形成し、フィールド絶縁層１０２とゲ
ート酸化膜１０４上に不純物がドーピングされた多結晶
シリコンと窒化シリコンとを、化学的気相蒸着(Chemica
l Vapor Deposition：以下、「ＣＶＤ」と略称する)法
により蒸着する。そして、窒化シリコンと多結晶シリコ
ンとをフォトリソグラフィー(photolithograpy)法によ
りパターニングする。この時、多結晶シリコンはゲート
１０６となり、該ゲート１０６上の窒化シリコンは第１
キャップ絶縁層１０８となる。その後、第１キャップ絶
縁層１０８をマスクとして用いて、半導体基板１００の
活性領域の露出された部分にＮ形の不純物をイオン注入
して、ソース及びドレーン領域に用いられる不純物領域
１１０を形成する。
基板１００上に、浅溝絶縁(ShallowTrench Isolation：
以下、「ＳＴＩ」と略称する)法によりフィールド絶縁
層１０２を形成して、素子の活性領域を限定する。次
に、半導体基板１００の露出された部分を熱酸化しゲー
ト酸化膜１０４を形成し、フィールド絶縁層１０２とゲ
ート酸化膜１０４上に不純物がドーピングされた多結晶
シリコンと窒化シリコンとを、化学的気相蒸着(Chemica
l Vapor Deposition：以下、「ＣＶＤ」と略称する)法
により蒸着する。そして、窒化シリコンと多結晶シリコ
ンとをフォトリソグラフィー(photolithograpy)法によ
りパターニングする。この時、多結晶シリコンはゲート
１０６となり、該ゲート１０６上の窒化シリコンは第１
キャップ絶縁層１０８となる。その後、第１キャップ絶
縁層１０８をマスクとして用いて、半導体基板１００の
活性領域の露出された部分にＮ形の不純物をイオン注入
して、ソース及びドレーン領域に用いられる不純物領域
１１０を形成する。
【０００９】次に、図１８に示すように、ゲート１０６
及び第１キャップ絶縁層１０８の側面に側壁１１２を形
成する。前記側壁１１２は、上述した構造の全表面に窒
化シリコン等の第１キャップ絶縁層１０８と食刻選択比
が同一な絶縁物質を蒸着してから、反応性イオン食刻(R
eactive Ion Etch：以下、「ＲＩＥ」と略称する）法等
により、不純物領域１１０が露出されるようにエッチバ
ックすることによって形成される。
及び第１キャップ絶縁層１０８の側面に側壁１１２を形
成する。前記側壁１１２は、上述した構造の全表面に窒
化シリコン等の第１キャップ絶縁層１０８と食刻選択比
が同一な絶縁物質を蒸着してから、反応性イオン食刻(R
eactive Ion Etch：以下、「ＲＩＥ」と略称する）法等
により、不純物領域１１０が露出されるようにエッチバ
ックすることによって形成される。
【００１０】そして、半導体基板１００上に第１キャッ
プ絶縁層１０８及び側壁１１２を覆うように、ＵＳＧ(U
ndoped Silicate Glass)、ＰＳＧ(Phospho silicate Gl
ass)、ＢＰＳＧ(Borophospho Silicate Glass)またはＴ
ＥＯＳ(Tetra Eethyl OrthoSilicate)等の酸化シリコン
を蒸着するか、ＳＯＧ(Sipn On Glass)を塗布して第１
層間絶縁層１１４を形成する。
プ絶縁層１０８及び側壁１１２を覆うように、ＵＳＧ(U
ndoped Silicate Glass)、ＰＳＧ(Phospho silicate Gl
ass)、ＢＰＳＧ(Borophospho Silicate Glass)またはＴ
ＥＯＳ(Tetra Eethyl OrthoSilicate)等の酸化シリコン
を蒸着するか、ＳＯＧ(Sipn On Glass)を塗布して第１
層間絶縁層１１４を形成する。
【００１１】その後、第１層間絶縁層１１４をフォトリ
ソグラフィー法でパターニングして不純物領域１１０を
露出させる第１接触ホール１１５１１６を形成する。前
記において、第１キャップ絶縁層１０８及び側壁１１２
が第１層間絶縁層１１４と食刻選択比が異なるので、第
１接触ホール１１５１１６をＳＡＣ法で形成することが
できる。
ソグラフィー法でパターニングして不純物領域１１０を
露出させる第１接触ホール１１５１１６を形成する。前
記において、第１キャップ絶縁層１０８及び側壁１１２
が第１層間絶縁層１１４と食刻選択比が異なるので、第
１接触ホール１１５１１６をＳＡＣ法で形成することが
できる。
【００１２】前記第１接触ホール１１５，１１６は、図
２０に示すように、第１層間絶縁層１１４上にフォトレ
ジスト１１７を塗布してからパターニングした後、フォ
トレジスト１１７をマスクとして用いて第１層間絶縁層
１１４を食刻することによって形成されるが、第１接触
ホール１１５は不純物領域１１０を含んでフィールド絶
縁層１０２を露出するように形成され、他の第１接触ホ
ール１１６は不純物領域１１０を露出するように形成さ
れる。
２０に示すように、第１層間絶縁層１１４上にフォトレ
ジスト１１７を塗布してからパターニングした後、フォ
トレジスト１１７をマスクとして用いて第１層間絶縁層
１１４を食刻することによって形成されるが、第１接触
ホール１１５は不純物領域１１０を含んでフィールド絶
縁層１０２を露出するように形成され、他の第１接触ホ
ール１１６は不純物領域１１０を露出するように形成さ
れる。
【００１３】次に、図１９に示すように、第１層間絶縁
層１１４及び不純物領域１１０上に第１接触ホール１１
５，１１６の内部を満たすように、不純物がドーピング
された多結晶シリコンをＣＶＤ法で蒸着する。そして、
その多結晶シリコンを第１層間絶縁層１１４が露出され
るように化学−機械的研磨(Chemical-Mechanical Polis
hing：以下、「ＣＭＰ」と略称する)法でエッチバック
して、第１接触ホール１１５，１１６の内部のみに残留
する第１プラグ１１８，１１９を形成する。
層１１４及び不純物領域１１０上に第１接触ホール１１
５，１１６の内部を満たすように、不純物がドーピング
された多結晶シリコンをＣＶＤ法で蒸着する。そして、
その多結晶シリコンを第１層間絶縁層１１４が露出され
るように化学−機械的研磨(Chemical-Mechanical Polis
hing：以下、「ＣＭＰ」と略称する)法でエッチバック
して、第１接触ホール１１５，１１６の内部のみに残留
する第１プラグ１１８，１１９を形成する。
【００１４】前記第１プラグ１１８は、第１接触ホール
１１５内に不純物領域１１０と接触するだけでなく、フ
ィールド絶縁層１０２にも延長するように形成され、他
の第１プラグ１１９は、他の第１接触ホール１１６内に
不純物領域１１０と接触するように形成される。図示さ
れていないが、第１プラグ１１８のフィールド絶縁層１
０２に延長された部分は、ゲート１０６と垂直になるよ
うにフィールド領域上に形成されるビットライン（図示
されていない）と接触される。
１１５内に不純物領域１１０と接触するだけでなく、フ
ィールド絶縁層１０２にも延長するように形成され、他
の第１プラグ１１９は、他の第１接触ホール１１６内に
不純物領域１１０と接触するように形成される。図示さ
れていないが、第１プラグ１１８のフィールド絶縁層１
０２に延長された部分は、ゲート１０６と垂直になるよ
うにフィールド領域上に形成されるビットライン（図示
されていない）と接触される。
【００１５】図２１乃至図２４は、従来技術によって、
セル領域ＣＡ１と周辺回路領域ＰＡ１とに同時に工程を
実行することを示す半導体装置の製造方法を説明する工
程図であり、図１７乃至図１９と同一部分には同一符号
を付して示す。
セル領域ＣＡ１と周辺回路領域ＰＡ１とに同時に工程を
実行することを示す半導体装置の製造方法を説明する工
程図であり、図１７乃至図１９と同一部分には同一符号
を付して示す。
【００１６】まず、図２１に示すように、セル領域ＣＡ
１と周辺回路領域ＰＡ１とを有するＰ形の半導体基板１
００上に、ＳＴＩ法でフィールド絶縁層１０２を形成し
て素子の活性領域を限定する。次に、半導体基板１００
の露出された部分を熱酸化してゲート酸化膜１０４を形
成し、フィールド絶縁層１０２とゲート酸化膜１０４上
に不純物がドーピングされた多結晶シリコンと窒化シリ
コンとをＣＶＤ法で蒸着する。そして、窒化シリコンと
多結晶シリコンとをフォトリソグラフィー法でパターニ
ングする。この時、多結晶シリコンはゲート１０６，１
２０となり、該ゲート１０６，１２０上の窒化シリコン
は第１キャップ絶縁層１０８となる。その後、第１キャ
ップ絶縁層１０８をマスクとして用いて、半導体基板１
００の活性領域の露出された部分にＮ形の不純物を低い
ドーズでイオン注入して、セル領域ＣＡ１にメモリセル
のソース及びドレーン領域に用いられる不純物領域１１
０を形成し、周辺回路領域ＰＡ１に駆動セルのＬＤＤ(L
ightly Doped Drain)構造を形成する低濃度不純物領域
１２２を形成する。
１と周辺回路領域ＰＡ１とを有するＰ形の半導体基板１
００上に、ＳＴＩ法でフィールド絶縁層１０２を形成し
て素子の活性領域を限定する。次に、半導体基板１００
の露出された部分を熱酸化してゲート酸化膜１０４を形
成し、フィールド絶縁層１０２とゲート酸化膜１０４上
に不純物がドーピングされた多結晶シリコンと窒化シリ
コンとをＣＶＤ法で蒸着する。そして、窒化シリコンと
多結晶シリコンとをフォトリソグラフィー法でパターニ
ングする。この時、多結晶シリコンはゲート１０６，１
２０となり、該ゲート１０６，１２０上の窒化シリコン
は第１キャップ絶縁層１０８となる。その後、第１キャ
ップ絶縁層１０８をマスクとして用いて、半導体基板１
００の活性領域の露出された部分にＮ形の不純物を低い
ドーズでイオン注入して、セル領域ＣＡ１にメモリセル
のソース及びドレーン領域に用いられる不純物領域１１
０を形成し、周辺回路領域ＰＡ１に駆動セルのＬＤＤ(L
ightly Doped Drain)構造を形成する低濃度不純物領域
１２２を形成する。
【００１７】次に、図２２に示すように、ゲート１０６
及び第１キャップ絶縁層１０８の側面に側壁１１２を形
成する。前記側壁１１２は、上述した構造の全表面に窒
化シリコン等の第１キャップ絶縁層１０８と食刻選択比
が同一な絶縁物質を蒸着してから、ＲＩＥ法で不純物領
域１１０，１２２が露出されるようにエッチバックする
ことにより形成される。そして、半導体基板１００上に
フォトレジスト１２４を塗布してから、露光及び現像し
て周辺回路領域ＰＡ１を露出させる。フォトレジスト１
２４をマスクとして用いて、半導体基板１００の周辺回
路領域ＰＡ１の露出された部分にＮ形の不純物を高いド
ーズでイオン注入して低濃度不純物領域１２２と重畳
し、駆動セルのソース及びドレーン領域に用いられる高
濃度不純物領域１２６を形成する。
及び第１キャップ絶縁層１０８の側面に側壁１１２を形
成する。前記側壁１１２は、上述した構造の全表面に窒
化シリコン等の第１キャップ絶縁層１０８と食刻選択比
が同一な絶縁物質を蒸着してから、ＲＩＥ法で不純物領
域１１０，１２２が露出されるようにエッチバックする
ことにより形成される。そして、半導体基板１００上に
フォトレジスト１２４を塗布してから、露光及び現像し
て周辺回路領域ＰＡ１を露出させる。フォトレジスト１
２４をマスクとして用いて、半導体基板１００の周辺回
路領域ＰＡ１の露出された部分にＮ形の不純物を高いド
ーズでイオン注入して低濃度不純物領域１２２と重畳
し、駆動セルのソース及びドレーン領域に用いられる高
濃度不純物領域１２６を形成する。
【００１８】次に、図２３に示すように、図２２に示す
フォトレジスト１２４を除去する。そして、半導体基板
１００上に第１キャップ絶縁層１０８及び側壁１１２を
覆うようにＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等
の酸化シリコンを蒸着するか、またはＳＯＧで塗布して
第１層間絶縁層１１４を形成する。その後、第１層間絶
縁層１１４をフォトリソグラフィー法でパターニングし
て、セル領域ＣＡ１内の不純物領域１１０を露出させる
第１接触ホール１１５，１１６を形成する。この時、第
１接触ホール１１５は不純物領域１１０を含んでフィー
ルド絶縁層１０２を露出するように形成され、他の第１
接触ホール１１６は不純物領域１１０を露出するように
形成される。前記第１キャップ絶縁層１０８及び側壁１
１２は、第１層間絶縁層１１４と食刻選択比が異なるの
で、第１接触ホール１１５，１１６をＳＡＣ法により形
成することができる。
フォトレジスト１２４を除去する。そして、半導体基板
１００上に第１キャップ絶縁層１０８及び側壁１１２を
覆うようにＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等
の酸化シリコンを蒸着するか、またはＳＯＧで塗布して
第１層間絶縁層１１４を形成する。その後、第１層間絶
縁層１１４をフォトリソグラフィー法でパターニングし
て、セル領域ＣＡ１内の不純物領域１１０を露出させる
第１接触ホール１１５，１１６を形成する。この時、第
１接触ホール１１５は不純物領域１１０を含んでフィー
ルド絶縁層１０２を露出するように形成され、他の第１
接触ホール１１６は不純物領域１１０を露出するように
形成される。前記第１キャップ絶縁層１０８及び側壁１
１２は、第１層間絶縁層１１４と食刻選択比が異なるの
で、第１接触ホール１１５，１１６をＳＡＣ法により形
成することができる。
【００１９】次に、図２４に示すように、第１層間絶縁
層１１４上に第１接触ホール１１５，１１６の内部を満
たすように、不純物がドーピングされた多結晶シリコン
をＣＶＤ法で蒸着する。そして、多結晶シリコンを第１
層間絶縁層１１４が露出されるようにＣＭＰ法でエッチ
バックして、第１接触ホール１１５，１１６の内部のみ
に残留する第１プラグ１１８，１１９を形成する。
層１１４上に第１接触ホール１１５，１１６の内部を満
たすように、不純物がドーピングされた多結晶シリコン
をＣＶＤ法で蒸着する。そして、多結晶シリコンを第１
層間絶縁層１１４が露出されるようにＣＭＰ法でエッチ
バックして、第１接触ホール１１５，１１６の内部のみ
に残留する第１プラグ１１８，１１９を形成する。
【００２０】前記第１プラグ１１８は、第１接触ホール
１１５内に不純物領域１１０と接触されるだけでなく、
フィールド絶縁層１０２にも延長されるように形成さ
れ、他の第１プラグ１１９は他の第１接触ホール１１６
内に不純物領域１１０と接触するように形成される。図
示していなが、第１プラグ１１８のフィールド絶縁層１
０２に延長された部分は、ゲート１０６と垂直になり、
フィールド領域上に形成されるビットライン（図示され
ていない）と接触される。
１１５内に不純物領域１１０と接触されるだけでなく、
フィールド絶縁層１０２にも延長されるように形成さ
れ、他の第１プラグ１１９は他の第１接触ホール１１６
内に不純物領域１１０と接触するように形成される。図
示していなが、第１プラグ１１８のフィールド絶縁層１
０２に延長された部分は、ゲート１０６と垂直になり、
フィールド領域上に形成されるビットライン（図示され
ていない）と接触される。
【００２１】図２５乃至図２８は、図１９の工程後に図
１６のＡ−Ａ線及びＢ−Ｂ線の断面に沿って第２プラグ
を形成する工程を追加する半導体の製造方法を示す工程
図であって、図１７乃至図１９と同一部分には同一符号
を付して示す。
１６のＡ−Ａ線及びＢ−Ｂ線の断面に沿って第２プラグ
を形成する工程を追加する半導体の製造方法を示す工程
図であって、図１７乃至図１９と同一部分には同一符号
を付して示す。
【００２２】まず、図２５に示すように、図１９の工程
を完了した後、第１層間絶縁層１１４及び第１プラグ１
１８１１９上に酸化シリコンをＣＶＤ方法で蒸着して、
第２層間絶縁層１３０を形成する。
を完了した後、第１層間絶縁層１１４及び第１プラグ１
１８１１９上に酸化シリコンをＣＶＤ方法で蒸着して、
第２層間絶縁層１３０を形成する。
【００２３】次に、図２６に示すように、第２層間絶縁
層１３０をフォトリソグラフィー法でパターニングし
て、第１プラグ１１８のフィールド絶縁層１０２に延長
された部分を露出させる。第２層間絶縁層１３０上にタ
ングステン（Ｗ）等の導電性金属を、第１プラグ１１８
の露出された部分と接触するように蒸着し、導電性金属
上に第２層間絶縁層１３０と食刻選択比が異なる窒化シ
リコン等の絶縁物質を蒸着する。そして、絶縁物質及び
導電性金属をフォトリソグラフィー法で連続にパターニ
ングして、第２キャップ絶縁層１３４とビットライン１
３２とを形成する。この時、ビットライン１３２及び第
２キャップ絶縁層１３４は、フィールド絶縁層１０２と
対応する部分にゲート１０６と垂直方向に長く形成され
る。
層１３０をフォトリソグラフィー法でパターニングし
て、第１プラグ１１８のフィールド絶縁層１０２に延長
された部分を露出させる。第２層間絶縁層１３０上にタ
ングステン（Ｗ）等の導電性金属を、第１プラグ１１８
の露出された部分と接触するように蒸着し、導電性金属
上に第２層間絶縁層１３０と食刻選択比が異なる窒化シ
リコン等の絶縁物質を蒸着する。そして、絶縁物質及び
導電性金属をフォトリソグラフィー法で連続にパターニ
ングして、第２キャップ絶縁層１３４とビットライン１
３２とを形成する。この時、ビットライン１３２及び第
２キャップ絶縁層１３４は、フィールド絶縁層１０２と
対応する部分にゲート１０６と垂直方向に長く形成され
る。
【００２４】次に、図２７に示すように、ビットライン
１３２及び第２キャップ絶縁層１３４の側面に側壁１３
６を形成する。前記側壁１３６は、第２層間絶縁層１３
０上に第２キャップ絶縁層１３４を覆うように窒化シリ
コン等の絶縁物質を蒸着し、ＲＩＥ法でエッチバックし
て形成する。そして、第２層間絶縁層１３０上に第２キ
ャップ絶縁層１３４及び側壁１３６を覆うように酸化シ
リコンをＣＶＤ法で蒸着して第３層間絶縁層１３８を形
成する。その後、第２及び第３層間絶縁層１３０１３８
をフォトリソグラフィー法でパターニングして、第１プ
ラグ１１９を露出させる第２接触ホール１４０を形成す
る。前記第２キャップ絶縁層１３４及び側壁１３６が、
第２及び第３層間絶縁層１３０，１３８と食刻選択比が
異なるので、第２接触ホール１４０をＳＡＣ法で形成す
ることができる。
１３２及び第２キャップ絶縁層１３４の側面に側壁１３
６を形成する。前記側壁１３６は、第２層間絶縁層１３
０上に第２キャップ絶縁層１３４を覆うように窒化シリ
コン等の絶縁物質を蒸着し、ＲＩＥ法でエッチバックし
て形成する。そして、第２層間絶縁層１３０上に第２キ
ャップ絶縁層１３４及び側壁１３６を覆うように酸化シ
リコンをＣＶＤ法で蒸着して第３層間絶縁層１３８を形
成する。その後、第２及び第３層間絶縁層１３０１３８
をフォトリソグラフィー法でパターニングして、第１プ
ラグ１１９を露出させる第２接触ホール１４０を形成す
る。前記第２キャップ絶縁層１３４及び側壁１３６が、
第２及び第３層間絶縁層１３０，１３８と食刻選択比が
異なるので、第２接触ホール１４０をＳＡＣ法で形成す
ることができる。
【００２５】次に、図２８に示すように、第３層間絶縁
層１３８上に第２接触ホール１４０の内部を満たすよう
に、不純物がドーピングされた多結晶シリコンをＣＶＤ
法で蒸着する。そして、多結晶シリコンを第３層間絶縁
層１３８が露出されるようにＣＭＰ法でエッチバックし
て、第２接触ホール１４０の内部のみに残留する第２プ
ラグ１４２を形成する。
層１３８上に第２接触ホール１４０の内部を満たすよう
に、不純物がドーピングされた多結晶シリコンをＣＶＤ
法で蒸着する。そして、多結晶シリコンを第３層間絶縁
層１３８が露出されるようにＣＭＰ法でエッチバックし
て、第２接触ホール１４０の内部のみに残留する第２プ
ラグ１４２を形成する。
【００２６】
【発明が解決しようとする課題】しかし、上述した従来
の技術による半導体装置の製造方法は、第１層間絶縁層
１１４を第１キャップ絶縁層１０８を覆うように形成す
るので、その厚さが厚くなって第１接触ホール１１５，
１１６を形成し難いばかりでなく、該第１接触ホール１
１５，１１６の縦横比が大きくなって、第１プラグ１１
８，１１９にボイドが形成されるという問題点があっ
た。そして、第１及び第２プラグ１１８，１１９，１４
２を形成するための第１及び第２接触ホール１１５，１
１６，１４０を形成する時、狭い面積を露出させなけれ
ばならないので露光工程が難しいという問題点があっ
た。また、第１接触ホール１１５，１１６を形成する
時、半導体基板１００が食刻により損傷されるという問
題点があった。さらに、周辺回路領域ＰＡ１内の第２ゲ
ート１２０側面の側壁１１２を、セル領域ＣＡ１内に形
成された第１ゲート１０６側面の側壁１１２と同一に形
成するので、周辺回路領域ＰＡ１内で低濃度不純物領域
１２２が狭く形成されることとなり、短チャネル効果に
よりホットキャリアが発生するという問題点があった。
の技術による半導体装置の製造方法は、第１層間絶縁層
１１４を第１キャップ絶縁層１０８を覆うように形成す
るので、その厚さが厚くなって第１接触ホール１１５，
１１６を形成し難いばかりでなく、該第１接触ホール１
１５，１１６の縦横比が大きくなって、第１プラグ１１
８，１１９にボイドが形成されるという問題点があっ
た。そして、第１及び第２プラグ１１８，１１９，１４
２を形成するための第１及び第２接触ホール１１５，１
１６，１４０を形成する時、狭い面積を露出させなけれ
ばならないので露光工程が難しいという問題点があっ
た。また、第１接触ホール１１５，１１６を形成する
時、半導体基板１００が食刻により損傷されるという問
題点があった。さらに、周辺回路領域ＰＡ１内の第２ゲ
ート１２０側面の側壁１１２を、セル領域ＣＡ１内に形
成された第１ゲート１０６側面の側壁１１２と同一に形
成するので、周辺回路領域ＰＡ１内で低濃度不純物領域
１２２が狭く形成されることとなり、短チャネル効果に
よりホットキャリアが発生するという問題点があった。
【００２７】そこで、本発明の目的は、接触ホールを形
成せずにプラグを形成することにより、露光工程が容易
な半導体装置の製造方法を提供することにある。また、
本発明の他の目的は、半導体基板が食刻により損傷され
ることを抑制することができる半導体装置の製造方法を
提供することにある。さらに、本発明の他の目的は、周
辺回路領域内の駆動セルに短チャネル効果によるホット
キャリアの発生を防止することができる半導体装置の製
造方法を提供することにある。
成せずにプラグを形成することにより、露光工程が容易
な半導体装置の製造方法を提供することにある。また、
本発明の他の目的は、半導体基板が食刻により損傷され
ることを抑制することができる半導体装置の製造方法を
提供することにある。さらに、本発明の他の目的は、周
辺回路領域内の駆動セルに短チャネル効果によるホット
キャリアの発生を防止することができる半導体装置の製
造方法を提供することにある。
【００２８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明による半導体装置の製造方法は、第１導電形
の半導体基板上にフィールド絶縁層を形成して素子の活
性領域を限定する工程と、前記半導体基板の露出された
活性領域の表面にゲート酸化膜を形成し、ゲート及びキ
ャップ絶縁層を前記の活性領域と垂直方向に長く形成す
る工程と、前記半導体基板の露出された活性領域に該半
導体基板の導電形と反対の第２導電形の不純物領域を形
成し、前記ゲートの側面に側壁を形成する工程と、前記
半導体基板上の前記のゲート間に前記の不純物領域と接
触するように伝導層を形成する工程と、前記伝導層をパ
ターニングして、前記の不純物領域と接触されるプラグ
を形成する工程と、前記半導体基板上に前記ゲート間の
前記のプラグが形成されない部分に層間絶縁層を形成す
る工程とを、実行するものである。なお、前記のキャッ
プ絶縁層を、酸化シリコンまたは窒化シリコンで形成す
るものとしてもよい。また、前記の側壁を、酸化シリコ
ンまたは窒化シリコンで形成するものとしてもよい。さ
らに、前記の伝導層を、前記の不純物領域上に不純物が
ドーピングされた多結晶シリコンが前記のキャップ絶縁
層及び側壁を覆うように蒸着し、前記のキャップ絶縁層
が露出されるようにエッチバックして形成するものとし
てもよい。
め、本発明による半導体装置の製造方法は、第１導電形
の半導体基板上にフィールド絶縁層を形成して素子の活
性領域を限定する工程と、前記半導体基板の露出された
活性領域の表面にゲート酸化膜を形成し、ゲート及びキ
ャップ絶縁層を前記の活性領域と垂直方向に長く形成す
る工程と、前記半導体基板の露出された活性領域に該半
導体基板の導電形と反対の第２導電形の不純物領域を形
成し、前記ゲートの側面に側壁を形成する工程と、前記
半導体基板上の前記のゲート間に前記の不純物領域と接
触するように伝導層を形成する工程と、前記伝導層をパ
ターニングして、前記の不純物領域と接触されるプラグ
を形成する工程と、前記半導体基板上に前記ゲート間の
前記のプラグが形成されない部分に層間絶縁層を形成す
る工程とを、実行するものである。なお、前記のキャッ
プ絶縁層を、酸化シリコンまたは窒化シリコンで形成す
るものとしてもよい。また、前記の側壁を、酸化シリコ
ンまたは窒化シリコンで形成するものとしてもよい。さ
らに、前記の伝導層を、前記の不純物領域上に不純物が
ドーピングされた多結晶シリコンが前記のキャップ絶縁
層及び側壁を覆うように蒸着し、前記のキャップ絶縁層
が露出されるようにエッチバックして形成するものとし
てもよい。
【００２９】また、前記の伝導層を、化学−機械的研磨
法でエッチバックして形成するものとしてもよい。さら
に、前記のプラグを、前記伝導層を異方性食刻を含むフ
ォトリソグラフィー法で選択的にパターニングして形成
するものとしてもよい。さらにまた、前記のプラグを、
前記の伝導層をフィールド絶縁層が露出されるようにパ
ターニングして形成するものとしてもよい。また、前記
のプラグを、その一部は前記の不純物領域上で前記フィ
ールド絶縁層に延長されるように形成し、残りは前記不
純物領域上のみに形成するものとしてもよい。さらに、
前記の層間絶縁層を、酸化シリコンを蒸着してから前記
のプラグが露出されるように化学−機械的研磨法でエッ
チバックして表面が平坦化されるように形成するものと
してもよい。
法でエッチバックして形成するものとしてもよい。さら
に、前記のプラグを、前記伝導層を異方性食刻を含むフ
ォトリソグラフィー法で選択的にパターニングして形成
するものとしてもよい。さらにまた、前記のプラグを、
前記の伝導層をフィールド絶縁層が露出されるようにパ
ターニングして形成するものとしてもよい。また、前記
のプラグを、その一部は前記の不純物領域上で前記フィ
ールド絶縁層に延長されるように形成し、残りは前記不
純物領域上のみに形成するものとしてもよい。さらに、
前記の層間絶縁層を、酸化シリコンを蒸着してから前記
のプラグが露出されるように化学−機械的研磨法でエッ
チバックして表面が平坦化されるように形成するものと
してもよい。
【００３０】また、本発明の他の例による半導体装置の
製造方法は、第１導電形の半導体基板上にフィールド絶
縁層を形成して素子の活性領域を限定する工程と、前記
半導体基板の露出された活性領域の表面にゲート酸化膜
を形成し、ゲート及びキャップ絶縁層を前記の活性領域
と垂直方向に長く形成する工程と、前記半導体基板の露
出された活性領域に該半導体基板の導電形と反対の第２
導電形の不純物領域を形成し、前記ゲートの側面に側壁
を形成する工程と、前記不純物領域上に不純物がドーピ
ングされた多結晶シリコンを前記のキャップ絶縁層及び
側壁を覆うように蒸着し、前記のキャップ絶縁層が露出
されるように化学−機械的研磨法でエッチバックして、
前記半導体基板上の前記ゲート間に前記の不純物領域と
接触するように伝導層を形成する工程と、前記伝導層を
パターニングして前記の不純物領域と接触させ、その一
部は前記の不純物領域上で前記のフィールド絶縁層に延
長され、残りは前記の不純物領域上のみに残留するプラ
グを形成する工程と、前記半導体基板上に酸化シリコン
を蒸着した後、前記のプラグが露出されるように化学−
機械的研磨法でエッチバックして、前記ゲート間の前記
のプラグが形成されない部分に層間絶縁層を形成する工
程とを、実行するものである。
製造方法は、第１導電形の半導体基板上にフィールド絶
縁層を形成して素子の活性領域を限定する工程と、前記
半導体基板の露出された活性領域の表面にゲート酸化膜
を形成し、ゲート及びキャップ絶縁層を前記の活性領域
と垂直方向に長く形成する工程と、前記半導体基板の露
出された活性領域に該半導体基板の導電形と反対の第２
導電形の不純物領域を形成し、前記ゲートの側面に側壁
を形成する工程と、前記不純物領域上に不純物がドーピ
ングされた多結晶シリコンを前記のキャップ絶縁層及び
側壁を覆うように蒸着し、前記のキャップ絶縁層が露出
されるように化学−機械的研磨法でエッチバックして、
前記半導体基板上の前記ゲート間に前記の不純物領域と
接触するように伝導層を形成する工程と、前記伝導層を
パターニングして前記の不純物領域と接触させ、その一
部は前記の不純物領域上で前記のフィールド絶縁層に延
長され、残りは前記の不純物領域上のみに残留するプラ
グを形成する工程と、前記半導体基板上に酸化シリコン
を蒸着した後、前記のプラグが露出されるように化学−
機械的研磨法でエッチバックして、前記ゲート間の前記
のプラグが形成されない部分に層間絶縁層を形成する工
程とを、実行するものである。
【００３１】さらに、本発明の他の例による半導体装置
の製造方法は、セル領域及び周辺回路領域を有する第１
導電形の半導体基板上にフィールド絶縁層を形成して、
素子の活性領域を限定する工程と、前記半導体基板の露
出された活性領域の表面にゲート酸化膜を形成し、前記
セル領域及び周辺回路領域にゲート及びキャップ絶縁層
を前記の活性領域と垂直方向に長く形成する工程と、前
記半導体基板のセル領域にセルのソース及びドレーン領
域に用いられる不純物領域を形成しつつ、前記周辺回路
領域に駆動セルのＬＤＤ構造を形成する低濃度不純物領
域を形成する工程と、前記の周辺回路領域に前記半導体
基板と前記のゲートとを覆う食刻停止層を形成し、前記
セル領域のゲート側面に側壁を形成する工程と、前記ゲ
ート間に前記のセル領域で不純物領域と接触し、前記の
周辺回路領域で食刻停止層上に位置するように伝導層を
形成する工程と、前記の伝導層をパターニングして前記
セル領域内の前記不純物領域と接触するプラグを形成す
る工程と、前記周辺回路領域内の食刻停止層上に絶縁物
質層を形成し、低濃度不純物領域が露出されるようにエ
ッチバックして、前記周辺回路領域内のゲート側面に食
刻停止層及び絶縁物質層とからなる二重側壁を形成し、
前記半導体基板の露出された部分に該半導体基板の導電
形と反対の第２導電形の高濃度不純物領域を形成する工
程と、前記の半導体基板上に前記ゲート間の前記のプラ
グが形成されない部分に層間絶縁層を形成する工程と
を、実行するものである。
の製造方法は、セル領域及び周辺回路領域を有する第１
導電形の半導体基板上にフィールド絶縁層を形成して、
素子の活性領域を限定する工程と、前記半導体基板の露
出された活性領域の表面にゲート酸化膜を形成し、前記
セル領域及び周辺回路領域にゲート及びキャップ絶縁層
を前記の活性領域と垂直方向に長く形成する工程と、前
記半導体基板のセル領域にセルのソース及びドレーン領
域に用いられる不純物領域を形成しつつ、前記周辺回路
領域に駆動セルのＬＤＤ構造を形成する低濃度不純物領
域を形成する工程と、前記の周辺回路領域に前記半導体
基板と前記のゲートとを覆う食刻停止層を形成し、前記
セル領域のゲート側面に側壁を形成する工程と、前記ゲ
ート間に前記のセル領域で不純物領域と接触し、前記の
周辺回路領域で食刻停止層上に位置するように伝導層を
形成する工程と、前記の伝導層をパターニングして前記
セル領域内の前記不純物領域と接触するプラグを形成す
る工程と、前記周辺回路領域内の食刻停止層上に絶縁物
質層を形成し、低濃度不純物領域が露出されるようにエ
ッチバックして、前記周辺回路領域内のゲート側面に食
刻停止層及び絶縁物質層とからなる二重側壁を形成し、
前記半導体基板の露出された部分に該半導体基板の導電
形と反対の第２導電形の高濃度不純物領域を形成する工
程と、前記の半導体基板上に前記ゲート間の前記のプラ
グが形成されない部分に層間絶縁層を形成する工程と
を、実行するものである。
【００３２】なお、前記の側壁と食刻停止層とを形成す
る工程は、前記半導体基板上に前記のキャップ絶縁層を
覆うように絶縁物質を形成する段階と、前記の絶縁物質
層上に前記の周辺回路領域を覆って前記のセル領域を露
出させるフォトレジストを形成する段階と、前記の絶縁
物質層上に前記の周辺回路領域を覆って前記のセル領域
を露出させるフォトレジストを形成する段階と、前記の
絶縁物質層を前記のフォトレジストをマスクとして用い
てエッチバックして、前記のセル領域内のゲート側面に
側壁を形成しつつ、前記周辺回路領域内の食刻されない
部分に食刻停止層を限定する段階と、前記のフォトレジ
ストを除去する段階とを、有するものである。また、前
記の層間絶縁層を、酸化シリコンまたは窒化シリコンか
ら形成するものとしてもよい。さらに、前記のプラグ
を、一部は前記の不純物領域上で前記のフィールド絶縁
層に延長されるように形成し、残りは前記の不純物領域
のみに形成するものとしてもよい。さらにまた、前記の
食刻停止層及び絶縁物質層からなる二重側壁を、酸化シ
リコンまたは窒化シリコンから形成するものとしてもよ
い。また、前記の層間絶縁層を、酸化シリコンを蒸着し
た後前記のプラグが露出されるように、化学−機械的研
磨法でエッチバックして表面が平坦化されるように形成
するものとしてもよい。
る工程は、前記半導体基板上に前記のキャップ絶縁層を
覆うように絶縁物質を形成する段階と、前記の絶縁物質
層上に前記の周辺回路領域を覆って前記のセル領域を露
出させるフォトレジストを形成する段階と、前記の絶縁
物質層上に前記の周辺回路領域を覆って前記のセル領域
を露出させるフォトレジストを形成する段階と、前記の
絶縁物質層を前記のフォトレジストをマスクとして用い
てエッチバックして、前記のセル領域内のゲート側面に
側壁を形成しつつ、前記周辺回路領域内の食刻されない
部分に食刻停止層を限定する段階と、前記のフォトレジ
ストを除去する段階とを、有するものである。また、前
記の層間絶縁層を、酸化シリコンまたは窒化シリコンか
ら形成するものとしてもよい。さらに、前記のプラグ
を、一部は前記の不純物領域上で前記のフィールド絶縁
層に延長されるように形成し、残りは前記の不純物領域
のみに形成するものとしてもよい。さらにまた、前記の
食刻停止層及び絶縁物質層からなる二重側壁を、酸化シ
リコンまたは窒化シリコンから形成するものとしてもよ
い。また、前記の層間絶縁層を、酸化シリコンを蒸着し
た後前記のプラグが露出されるように、化学−機械的研
磨法でエッチバックして表面が平坦化されるように形成
するものとしてもよい。
【００３３】さらにまた、本発明の他の例による半導体
装置の製造方法は、第１導電形の半導体基板上にフィー
ルド絶縁層を形成して素子の活性領域を限定する工程
と、前記半導体基板の露出された活性領域の表面にゲー
ト酸化膜を形成し、ゲート及び第１キャップ絶縁層を前
記の活性領域と垂直方向に長く形成する工程と、前記半
導体基板の露出された活性領域に該半導体基板の導電形
と反対の第２導電形の不純物領域を形成し、前記ゲート
の側面に側壁を形成する工程と、前記半導体基板上の前
記ゲート間に前記の不純物領域と接触するように伝導層
を形成する工程と、前記伝導層をパターニングして、前
記の不純物領域と接触されるように形成され、その一部
は前記の不純物領域上から前記のフィールド絶縁層に延
長されるように形成される第１プラグを形成する工程
と、前記半導体基板上に前記ゲート間の前記の第１プラ
グが形成されない部分に第１層間絶縁層を形成する工程
と、前記の第１キャップ絶縁層上に前記の第１プラグを
覆うように第２層間絶縁層を形成しパターニングして、
前記第１プラグの前記フィールド絶縁層に延長された部
分を露出させる工程と、前記の第２層間絶縁層上に前記
第１プラグの露出された部分と接触するビットラインと
第２キャップ絶縁層とを形成する工程と、前記ビットラ
インの側面に側壁を形成しつつ前記の第２層間絶縁層を
食刻して、前記の第１プラグを露出させる工程と、前記
露出された第１プラグと接触するように第２プラグを形
成する工程とを、実行するものである。なお、前記の第
２層間絶縁層を形成する前に、前記の第１プラグ上に低
抵抗層を形成する工程を更に実行するものとしてもよ
い。また、前記の低抵抗層を、タングステン（Ｗ）、チ
タニウム（Ｔｉ）タンタルニウム（Ｔａ）、モリブデン
（Ｍｏ）またはコバルト（Ｃｏ）等の高融点金属により
サリックサイド化して形成するものとしてもよい。
装置の製造方法は、第１導電形の半導体基板上にフィー
ルド絶縁層を形成して素子の活性領域を限定する工程
と、前記半導体基板の露出された活性領域の表面にゲー
ト酸化膜を形成し、ゲート及び第１キャップ絶縁層を前
記の活性領域と垂直方向に長く形成する工程と、前記半
導体基板の露出された活性領域に該半導体基板の導電形
と反対の第２導電形の不純物領域を形成し、前記ゲート
の側面に側壁を形成する工程と、前記半導体基板上の前
記ゲート間に前記の不純物領域と接触するように伝導層
を形成する工程と、前記伝導層をパターニングして、前
記の不純物領域と接触されるように形成され、その一部
は前記の不純物領域上から前記のフィールド絶縁層に延
長されるように形成される第１プラグを形成する工程
と、前記半導体基板上に前記ゲート間の前記の第１プラ
グが形成されない部分に第１層間絶縁層を形成する工程
と、前記の第１キャップ絶縁層上に前記の第１プラグを
覆うように第２層間絶縁層を形成しパターニングして、
前記第１プラグの前記フィールド絶縁層に延長された部
分を露出させる工程と、前記の第２層間絶縁層上に前記
第１プラグの露出された部分と接触するビットラインと
第２キャップ絶縁層とを形成する工程と、前記ビットラ
インの側面に側壁を形成しつつ前記の第２層間絶縁層を
食刻して、前記の第１プラグを露出させる工程と、前記
露出された第１プラグと接触するように第２プラグを形
成する工程とを、実行するものである。なお、前記の第
２層間絶縁層を形成する前に、前記の第１プラグ上に低
抵抗層を形成する工程を更に実行するものとしてもよ
い。また、前記の低抵抗層を、タングステン（Ｗ）、チ
タニウム（Ｔｉ）タンタルニウム（Ｔａ）、モリブデン
（Ｍｏ）またはコバルト（Ｃｏ）等の高融点金属により
サリックサイド化して形成するものとしてもよい。
【００３４】さらに、前記のゲート及び第１キャップ絶
縁層を垂直方向に長く形成する工程は、第１及び第２キ
ャップ絶縁層上にドーピングされた多結晶シリコンを前
記の第１プラグと接触されるように蒸着し、第２キャッ
プ絶縁層が露出されるようにエッチバックして伝導層を
形成する段階と、前記の伝導層を前記の第１プラグ上の
みに残留するようにパターニングして第２プラグを形成
する段階とを、有するものとしてもよい。
縁層を垂直方向に長く形成する工程は、第１及び第２キ
ャップ絶縁層上にドーピングされた多結晶シリコンを前
記の第１プラグと接触されるように蒸着し、第２キャッ
プ絶縁層が露出されるようにエッチバックして伝導層を
形成する段階と、前記の伝導層を前記の第１プラグ上の
みに残留するようにパターニングして第２プラグを形成
する段階とを、有するものとしてもよい。
【００３５】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施の形態を説明する。図１は、本発明の製造方法に
よって製造される半導体装置の平面図である。この半導
体装置は、半導体基板２００上にフィールド絶縁層２０
２が形成されて素子の活性領域を限定する。前記半導体
基板２００上に素子の活性領域と垂直方向に、複数個の
ワードライン（ゲート）２０６がフィールド絶縁層２０
２と重畳するように形成される。前記ゲート２０６は、
上部に第１キャップ絶縁層２０８が形成されると共に、
側面に側壁２１２が形成される。そして、前記半導体基
板２００の素子活性領域のゲート２０６両側に、半導体
基板２００と反対の導電形の不純物がドーピングされた
ソース及びドレーン領域として用いられる不純物領域２
１０が形成される。
の実施の形態を説明する。図１は、本発明の製造方法に
よって製造される半導体装置の平面図である。この半導
体装置は、半導体基板２００上にフィールド絶縁層２０
２が形成されて素子の活性領域を限定する。前記半導体
基板２００上に素子の活性領域と垂直方向に、複数個の
ワードライン（ゲート）２０６がフィールド絶縁層２０
２と重畳するように形成される。前記ゲート２０６は、
上部に第１キャップ絶縁層２０８が形成されると共に、
側面に側壁２１２が形成される。そして、前記半導体基
板２００の素子活性領域のゲート２０６両側に、半導体
基板２００と反対の導電形の不純物がドーピングされた
ソース及びドレーン領域として用いられる不純物領域２
１０が形成される。
【００３６】前記半導体基板２００上の不純物領域２１
０上にプラグ２１６，２１８が接触して形成される。前
記プラグ２１６，２１８は不純物領域２１０と接触して
形成されるが、プラグ２１６は不純物領域２１０上のみ
に形成され、他のプラグ２１８は不純物領域２１０だけ
でなくフィールド絶縁層２０２上にも延長されるように
形成される。そして、フィールド絶縁層２０２の露出さ
れた部分上に、第１キャップ絶縁層２０８及び側壁２１
２と異なる食刻選択比を有する層間絶縁層２１９が形成
される。前記層間絶縁層２１９は、プラグ２１６，２１
８が形成されない部分に絶縁物質を蒸着しエッチバック
することによって形成される。
０上にプラグ２１６，２１８が接触して形成される。前
記プラグ２１６，２１８は不純物領域２１０と接触して
形成されるが、プラグ２１６は不純物領域２１０上のみ
に形成され、他のプラグ２１８は不純物領域２１０だけ
でなくフィールド絶縁層２０２上にも延長されるように
形成される。そして、フィールド絶縁層２０２の露出さ
れた部分上に、第１キャップ絶縁層２０８及び側壁２１
２と異なる食刻選択比を有する層間絶縁層２１９が形成
される。前記層間絶縁層２１９は、プラグ２１６，２１
８が形成されない部分に絶縁物質を蒸着しエッチバック
することによって形成される。
【００３７】図２乃至図５は、図１をＣ−Ｃ線で切った
断面に沿って半導体装置の製造方法を図示する工程図で
あり、図６は本発明によるプラグ工程段階を図示する斜
視図である。
断面に沿って半導体装置の製造方法を図示する工程図で
あり、図６は本発明によるプラグ工程段階を図示する斜
視図である。
【００３８】まず、図２に示すように、第１導電形とし
て例えばＰ形の半導体基板２００上にＳＴＩ法またはＬ
ＯＣＯＳ(Local Oxidation of Silicon)法でフィールド
絶縁層２０２を形成して素子の活性領域を限定する。次
に、半導体基板２００の露出された部分、即ち素子の活
性領域表面を熱酸化してゲート酸化膜２０４を形成す
る。フィールド絶縁層２０２とゲート酸化膜２０４上に
不純物がドーピングされた多結晶シリコンと、酸化シリ
コンまたは窒化シリコンの絶縁物質とをＣＶＤ法で順次
蒸着する。そして、絶縁物質と多結晶シリコンとをフォ
トリソグラフィー法で順次パターニングする。この時残
留する多結晶シリコンはゲート２０６となり、該ゲート
２０６上の絶縁物質は第１キャップ絶縁層２０８とな
る。その後、第１キャップ絶縁層２０８をマスクとして
用いて半導体基板２００の活性領域の露出された部分
に、第２導電形として例えばリン（Ｐ）またはアセニッ
ク（Ａｓ）等のＮ形不純物をイオン注入して、ソース及
びドレーン領域に用いられる不純物領域２１０を形成す
る。
て例えばＰ形の半導体基板２００上にＳＴＩ法またはＬ
ＯＣＯＳ(Local Oxidation of Silicon)法でフィールド
絶縁層２０２を形成して素子の活性領域を限定する。次
に、半導体基板２００の露出された部分、即ち素子の活
性領域表面を熱酸化してゲート酸化膜２０４を形成す
る。フィールド絶縁層２０２とゲート酸化膜２０４上に
不純物がドーピングされた多結晶シリコンと、酸化シリ
コンまたは窒化シリコンの絶縁物質とをＣＶＤ法で順次
蒸着する。そして、絶縁物質と多結晶シリコンとをフォ
トリソグラフィー法で順次パターニングする。この時残
留する多結晶シリコンはゲート２０６となり、該ゲート
２０６上の絶縁物質は第１キャップ絶縁層２０８とな
る。その後、第１キャップ絶縁層２０８をマスクとして
用いて半導体基板２００の活性領域の露出された部分
に、第２導電形として例えばリン（Ｐ）またはアセニッ
ク（Ａｓ）等のＮ形不純物をイオン注入して、ソース及
びドレーン領域に用いられる不純物領域２１０を形成す
る。
【００３９】次に、図３に示すように、ゲート２０６及
び第１キャップ絶縁層２０８の側面に側壁２１２を形成
する。前記側壁１１２は、上述した構造の全表面に酸化
シリコンまたは窒化シリコン等の絶縁物質を蒸着した
後、ＲＩＥ法等により不純物領域２１０が露出されるよ
うにエッチバックすることによって形成される。
び第１キャップ絶縁層２０８の側面に側壁２１２を形成
する。前記側壁１１２は、上述した構造の全表面に酸化
シリコンまたは窒化シリコン等の絶縁物質を蒸着した
後、ＲＩＥ法等により不純物領域２１０が露出されるよ
うにエッチバックすることによって形成される。
【００４０】次に、図４に示すように、半導体基板２０
０の不純物領域２１０上に不純物がドーピングされた多
結晶シリコンをＣＶＤ法で、第１キャップ絶縁層２０８
及び側壁２１２を覆うように蒸着して伝導層２１４を形
成する。そして、伝導層２１４を、第１キャップ絶縁層
２０８が露出されるようにＣＭＰ法でエッチバックし
て、ゲート２０６のみに残留するようにする。
０の不純物領域２１０上に不純物がドーピングされた多
結晶シリコンをＣＶＤ法で、第１キャップ絶縁層２０８
及び側壁２１２を覆うように蒸着して伝導層２１４を形
成する。そして、伝導層２１４を、第１キャップ絶縁層
２０８が露出されるようにＣＭＰ法でエッチバックし
て、ゲート２０６のみに残留するようにする。
【００４１】次に、図５に示すように、図４に示す伝導
層２１４をＲＩＥ法等の異方性食刻を含むフォトリソグ
ラフィー法で選択的にパターニングして第１プラグ２１
６，２１８を形成する。前記において、第１プラグ２１
６，２１８は、図６に示す食刻マスクとして用いられる
フォトレジスト２１７を塗布してからパターニングした
後、該フォトレジスト２１７をマスクとして用いて図４
に示す伝導層２１４をフィールド絶縁層２０２が露出す
るように食刻して形成される。この時、フォトレジスト
２１７は、伝導層２１４の第１プラグ２１６，２１８が
形成される部分と第１キャップ絶縁層２０８の上に残留
するようにパターニングするので、露光工程が容易にな
る。また、第１プラグ２１６，２１８をフィールド絶縁
層２０２が露出されるようにパターニングして、不純物
領域２１０上に形成するので、不純物領域２１０の食刻
による損傷を抑制することができる。
層２１４をＲＩＥ法等の異方性食刻を含むフォトリソグ
ラフィー法で選択的にパターニングして第１プラグ２１
６，２１８を形成する。前記において、第１プラグ２１
６，２１８は、図６に示す食刻マスクとして用いられる
フォトレジスト２１７を塗布してからパターニングした
後、該フォトレジスト２１７をマスクとして用いて図４
に示す伝導層２１４をフィールド絶縁層２０２が露出す
るように食刻して形成される。この時、フォトレジスト
２１７は、伝導層２１４の第１プラグ２１６，２１８が
形成される部分と第１キャップ絶縁層２０８の上に残留
するようにパターニングするので、露光工程が容易にな
る。また、第１プラグ２１６，２１８をフィールド絶縁
層２０２が露出されるようにパターニングして、不純物
領域２１０上に形成するので、不純物領域２１０の食刻
による損傷を抑制することができる。
【００４２】前記第１プラグ２１６は、不純物領域２１
０と接触されるだけでなくフィールド絶縁層２０２にも
延長されるように形成され、他の第１プラグ２１８は、
不純物領域２１０と接触されるように形成される。図示
していなが、第１プラグ２１６のフィールド絶縁層２０
２に延長された部分は、ゲート２０６と垂直になるよう
にフィールド領域上に形成されるビットライン（図示さ
れない）と接触される。次に、半導体基板２００上にＵ
ＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコ
ンを蒸着するか、またはＳＯＧで塗布して第１層間絶縁
層２１９を形成する。そして、第１層間絶縁層２１９を
第１プラグ２１６２１８が露出されるようにＣＭＰ法で
エッチバックすることによって表面を平坦化させる。
０と接触されるだけでなくフィールド絶縁層２０２にも
延長されるように形成され、他の第１プラグ２１８は、
不純物領域２１０と接触されるように形成される。図示
していなが、第１プラグ２１６のフィールド絶縁層２０
２に延長された部分は、ゲート２０６と垂直になるよう
にフィールド領域上に形成されるビットライン（図示さ
れない）と接触される。次に、半導体基板２００上にＵ
ＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の酸化シリコ
ンを蒸着するか、またはＳＯＧで塗布して第１層間絶縁
層２１９を形成する。そして、第１層間絶縁層２１９を
第１プラグ２１６２１８が露出されるようにＣＭＰ法で
エッチバックすることによって表面を平坦化させる。
【００４３】図７乃至図１１は、本発明の実施例にセル
領域ＣＡ２及び周辺回路領域ＰＡ２を同時に形成する工
程を実行することを示す半導体装置の製造方法を説明す
る工程図であって、図２乃至図５と同一部分には同一符
号を付して示す。
領域ＣＡ２及び周辺回路領域ＰＡ２を同時に形成する工
程を実行することを示す半導体装置の製造方法を説明す
る工程図であって、図２乃至図５と同一部分には同一符
号を付して示す。
【００４４】まず、図７に示すように、セル領域ＣＡ２
と周辺回路領域ＰＡ２を有するＰ形の半導体基板２００
上に、ＳＴＩ法またはＬＯＣＯＳ法でフィールド絶縁層
２０２を形成して素子の活性領域を限定する。次に、半
導体基板２００の露出された部分、即ち素子の活性領域
表面を熱酸化してゲート酸化膜２０４を形成する。フィ
ールド絶縁層２０２とゲート酸化膜２０４上に不純物が
ドーピングされた多結晶シリコンと、酸化シリコンまた
は窒化シリコンの絶縁物質とをＣＶＤ法で順次蒸着す
る。
と周辺回路領域ＰＡ２を有するＰ形の半導体基板２００
上に、ＳＴＩ法またはＬＯＣＯＳ法でフィールド絶縁層
２０２を形成して素子の活性領域を限定する。次に、半
導体基板２００の露出された部分、即ち素子の活性領域
表面を熱酸化してゲート酸化膜２０４を形成する。フィ
ールド絶縁層２０２とゲート酸化膜２０４上に不純物が
ドーピングされた多結晶シリコンと、酸化シリコンまた
は窒化シリコンの絶縁物質とをＣＶＤ法で順次蒸着す
る。
【００４５】そして、絶縁物質と多結晶シリコンとをフ
ォトリソグラフィー法で、素子の活性領域と垂直方向に
長くパターニングする。この時、残留する多結晶シリコ
ンはゲート２０６，２２０となり、該ゲート２０６，２
２０上の絶縁物質は第１キャップ絶縁層２０８となる。
その後、第１キャップ絶縁層２０８をマスクとして用い
てリン（Ｐ）またはアセニック（Ａｓ）等のＮ形不純物
を低いドーズでイオン注入して、セル領域ＣＡ２にメモ
リセルのソース及びドレーン領域に用いられる不純物領
域２１０と、周辺回路領域ＰＡ２に駆動セルのＬＤＤ構
造を形成する低濃度不純物領域２２２を形成する。
ォトリソグラフィー法で、素子の活性領域と垂直方向に
長くパターニングする。この時、残留する多結晶シリコ
ンはゲート２０６，２２０となり、該ゲート２０６，２
２０上の絶縁物質は第１キャップ絶縁層２０８となる。
その後、第１キャップ絶縁層２０８をマスクとして用い
てリン（Ｐ）またはアセニック（Ａｓ）等のＮ形不純物
を低いドーズでイオン注入して、セル領域ＣＡ２にメモ
リセルのソース及びドレーン領域に用いられる不純物領
域２１０と、周辺回路領域ＰＡ２に駆動セルのＬＤＤ構
造を形成する低濃度不純物領域２２２を形成する。
【００４６】次に、図８に示すように、セル領域ＣＡ２
内のゲート２０６及び第１キャップ絶縁層２０８の側面
に側壁２１２を形成し、周辺回路領域ＰＡ２内の半導体
基板２００及びゲート２０６上に食刻停止層２２４を形
成する。前記側壁２１２は、上述した構造の全表面に酸
化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、
周辺回路領域ＰＡ２内の絶縁物質上にフォトレジスト２
２６を形成してから、セル領域ＣＡ２内の露出された部
分をＲＩＥ法等で不純物領域２１０が露出されるように
エッチバックすることにより形成される。この時、周辺
回路領域ＰＡ２内に残留する絶縁物質は、半導体基板２
００及びゲート２２０と食刻選択比が異なる食刻停止層
２２４となる。
内のゲート２０６及び第１キャップ絶縁層２０８の側面
に側壁２１２を形成し、周辺回路領域ＰＡ２内の半導体
基板２００及びゲート２０６上に食刻停止層２２４を形
成する。前記側壁２１２は、上述した構造の全表面に酸
化シリコンまたは窒化シリコン等の絶縁物質を蒸着し、
周辺回路領域ＰＡ２内の絶縁物質上にフォトレジスト２
２６を形成してから、セル領域ＣＡ２内の露出された部
分をＲＩＥ法等で不純物領域２１０が露出されるように
エッチバックすることにより形成される。この時、周辺
回路領域ＰＡ２内に残留する絶縁物質は、半導体基板２
００及びゲート２２０と食刻選択比が異なる食刻停止層
２２４となる。
【００４７】次に、図９に示すように、図８に示す周辺
回路領域ＰＡ２内のフォトレジスト２２６を除去する。
そして、半導体基板２００上に、上述した構造を覆うよ
うに不純物がドーピングされた多結晶シリコンをＣＶＤ
法で蒸着して伝導層２１４を形成する。その後、伝導層
２１４を第１キャップ絶縁層２０８が露出されるように
ＣＭＰ法でエッチバックして、ゲート２０６，２２０の
みに残留するようにする。この時、伝導層２１４はセル
領域ＣＡ２内で不純物領域２１０と接触するように形成
され、周辺回路領域ＰＡ２内で食刻停止層２２４上のみ
に形成される。
回路領域ＰＡ２内のフォトレジスト２２６を除去する。
そして、半導体基板２００上に、上述した構造を覆うよ
うに不純物がドーピングされた多結晶シリコンをＣＶＤ
法で蒸着して伝導層２１４を形成する。その後、伝導層
２１４を第１キャップ絶縁層２０８が露出されるように
ＣＭＰ法でエッチバックして、ゲート２０６，２２０の
みに残留するようにする。この時、伝導層２１４はセル
領域ＣＡ２内で不純物領域２１０と接触するように形成
され、周辺回路領域ＰＡ２内で食刻停止層２２４上のみ
に形成される。
【００４８】次に、図１０に示すように、伝導層２１４
をセル領域ＣＡ２内の不純物領域２１０のみに接触する
ように、ＲＩＥ法等の異方性食刻を含むフォトリソグラ
フィー法でパターニングして第１プラグ２１６，２１８
を形成する。前記第１プラグ２１６は、不純物領域２１
０と接触されるだけでなくフィールド絶縁層２０２にも
延長されるように形成され、他の第１プラグ２１８は、
不純物領域２１０と接触されるように形成される。図示
していないが、第１プラグ２１６のフィールド絶縁層２
０２に延長された部分は、ゲート２０６と垂直にフィー
ルド領域上に形成されるビットライン（図示されない）
と接触される。この時、第１プラグ２１６，２１８を不
純物領域２１０上に残留するようにパターニングするの
で、不純物領域２１０が食刻により損傷するのを抑制す
ることができる。また、周辺回路領域ＰＡ２内の半導体
基板２００及びゲート２２０は、食刻停止層２２４によ
り食刻されない。
をセル領域ＣＡ２内の不純物領域２１０のみに接触する
ように、ＲＩＥ法等の異方性食刻を含むフォトリソグラ
フィー法でパターニングして第１プラグ２１６，２１８
を形成する。前記第１プラグ２１６は、不純物領域２１
０と接触されるだけでなくフィールド絶縁層２０２にも
延長されるように形成され、他の第１プラグ２１８は、
不純物領域２１０と接触されるように形成される。図示
していないが、第１プラグ２１６のフィールド絶縁層２
０２に延長された部分は、ゲート２０６と垂直にフィー
ルド領域上に形成されるビットライン（図示されない）
と接触される。この時、第１プラグ２１６，２１８を不
純物領域２１０上に残留するようにパターニングするの
で、不純物領域２１０が食刻により損傷するのを抑制す
ることができる。また、周辺回路領域ＰＡ２内の半導体
基板２００及びゲート２２０は、食刻停止層２２４によ
り食刻されない。
【００４９】次に、第１プラグ２１６，２１８及び食刻
停止層２２４上に酸化シリコンまたは窒化シリコン等を
ＣＶＤ法で蒸着して絶縁物質層２３０を形成する。そし
て、周辺回路領域ＰＡ２内の絶縁物質２３０及び食刻停
止層２２４をＲＩＥ法等で不純物領域２２２が露出され
るようにエッチバックする。この時、ゲート２２０の側
面に食刻停止層２２４及び絶縁物質層２３０からなる二
重側壁２３２が形成される。
停止層２２４上に酸化シリコンまたは窒化シリコン等を
ＣＶＤ法で蒸着して絶縁物質層２３０を形成する。そし
て、周辺回路領域ＰＡ２内の絶縁物質２３０及び食刻停
止層２２４をＲＩＥ法等で不純物領域２２２が露出され
るようにエッチバックする。この時、ゲート２２０の側
面に食刻停止層２２４及び絶縁物質層２３０からなる二
重側壁２３２が形成される。
【００５０】その後、キャップ層２０８及び二重側壁２
３２をマスクとして用いて半導体基板２００の周辺回路
領域ＰＡ２の露出された部分に、リン（Ｐ）またはアセ
ニック（Ａｓ）等のＮ形不純物を高いドーズでイオン注
入して、低濃度不純物領域２２２と重畳されて、駆動セ
ルのソース及びドレーン領域に用いられる高濃度不純物
２３５を形成する。前記において、高濃度不純物領域２
３５を形成する時、食刻停止層２２４及び絶縁物質層２
３０からなる二重側壁２３２により、低濃度不純物領域
２２２の大きさを十分に確保することができて、周辺回
路領域ＰＡ２内の駆動セルに短チャネル効果によりホッ
トキャリアが発生されることを防止することができる。
３２をマスクとして用いて半導体基板２００の周辺回路
領域ＰＡ２の露出された部分に、リン（Ｐ）またはアセ
ニック（Ａｓ）等のＮ形不純物を高いドーズでイオン注
入して、低濃度不純物領域２２２と重畳されて、駆動セ
ルのソース及びドレーン領域に用いられる高濃度不純物
２３５を形成する。前記において、高濃度不純物領域２
３５を形成する時、食刻停止層２２４及び絶縁物質層２
３０からなる二重側壁２３２により、低濃度不純物領域
２２２の大きさを十分に確保することができて、周辺回
路領域ＰＡ２内の駆動セルに短チャネル効果によりホッ
トキャリアが発生されることを防止することができる。
【００５１】次に、図１１に示すように、半導体基板２
００上にＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の
酸化シリコンを蒸着するか、またはＳＯＧで塗布して第
１層間絶縁層２１９を形成する。そして、第１層間絶縁
層２１９を第１プラグ２１６，２１８が露出されるよう
にＣＭＰ法でエッチバックすることによって表面を平坦
化させる。
００上にＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の
酸化シリコンを蒸着するか、またはＳＯＧで塗布して第
１層間絶縁層２１９を形成する。そして、第１層間絶縁
層２１９を第１プラグ２１６，２１８が露出されるよう
にＣＭＰ法でエッチバックすることによって表面を平坦
化させる。
【００５２】図１２乃至図１５は、図５の工程後に図１
のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プラグを形
成する工程を追加する半導体装置の製造方法を示す工程
図であって、図２乃至図５と同一部分には同一符号を付
して示す。
のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プラグを形
成する工程を追加する半導体装置の製造方法を示す工程
図であって、図２乃至図５と同一部分には同一符号を付
して示す。
【００５３】まず、図１２に示すように、図２乃至図５
に示す工程を完了した後、第１プラグ２１６，２１８の
表面に低抵抗層２３４を形成する。前記低抵抗層２３４
は、タングステン（Ｗ）、チタニウム（Ｔｉ）タンタル
ニウム（Ｔａ）、モリブデン（Ｍｏ）またはコバルト
（Ｃｏ）等の高融点金属によりサリックサイド(salicid
e)工程を実行して、第１プラグ２１６，２１８のみに形
成されるようにする。
に示す工程を完了した後、第１プラグ２１６，２１８の
表面に低抵抗層２３４を形成する。前記低抵抗層２３４
は、タングステン（Ｗ）、チタニウム（Ｔｉ）タンタル
ニウム（Ｔａ）、モリブデン（Ｍｏ）またはコバルト
（Ｃｏ）等の高融点金属によりサリックサイド(salicid
e)工程を実行して、第１プラグ２１６，２１８のみに形
成されるようにする。
【００５４】次に、第１層間絶縁層２１９及び第１キャ
ップ絶縁層２０８上に、酸化シリコンまたは窒化シリコ
ンを第１プラグ２１６，２１８上の低抵抗層２３４を覆
うようにＣＶＤ法で蒸着して第２層間絶縁層２３６を形
成する。そして、第２層間絶縁層２３６をフォトリソグ
ラフィー法でパターニングして、第１プラグ２１６上に
形成された低抵抗層２３４のフィールド絶縁層２０２に
延長された部分を露出させる。
ップ絶縁層２０８上に、酸化シリコンまたは窒化シリコ
ンを第１プラグ２１６，２１８上の低抵抗層２３４を覆
うようにＣＶＤ法で蒸着して第２層間絶縁層２３６を形
成する。そして、第２層間絶縁層２３６をフォトリソグ
ラフィー法でパターニングして、第１プラグ２１６上に
形成された低抵抗層２３４のフィールド絶縁層２０２に
延長された部分を露出させる。
【００５５】次に、図１３に示すように、第２層間絶縁
層２３６上に、第１プラグ２１６上に形成された低抵抗
層２３４の露出された部分と接触されるようにタングス
テン（Ｗ）等の導電性金属を蒸着し、該導電性金属上に
酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着
し、フォトリソグラフィー法で連続的にパターニングし
て、ビットライン２３８及び第２キャップ絶縁層２４０
を形成する。この時、ビットライン２３８及び第２キャ
ップ絶縁層２４０は、フィールド絶縁層２０２と対応す
る部分に、ゲート２０６と垂直方向に長く形成される。
層２３６上に、第１プラグ２１６上に形成された低抵抗
層２３４の露出された部分と接触されるようにタングス
テン（Ｗ）等の導電性金属を蒸着し、該導電性金属上に
酸化シリコンまたは窒化シリコン等の絶縁物質を蒸着
し、フォトリソグラフィー法で連続的にパターニングし
て、ビットライン２３８及び第２キャップ絶縁層２４０
を形成する。この時、ビットライン２３８及び第２キャ
ップ絶縁層２４０は、フィールド絶縁層２０２と対応す
る部分に、ゲート２０６と垂直方向に長く形成される。
【００５６】次に、図１４に示すように、ビットライン
２３８及び第２キャップ絶縁層２４０の側面に側壁２４
２を形成する。前記側壁２４２は、第２層間絶縁層２３
６上に酸化シリコンまたは窒化シリコン等の絶縁物質を
ＣＶＤ法で第２キャップ絶縁層２４０を覆うように蒸着
し、ＲＩＥ法でエッチバックすることによって形成され
る。前記側壁２４２の形成時、第２層間絶縁層２３６が
食刻されるように過度食刻(over etch)して、第１プラ
グ２１８と他の第１プラグ２１６のビットライン２３８
と接触されない部分の低抵抗層２３４が露出されるよう
にする。
２３８及び第２キャップ絶縁層２４０の側面に側壁２４
２を形成する。前記側壁２４２は、第２層間絶縁層２３
６上に酸化シリコンまたは窒化シリコン等の絶縁物質を
ＣＶＤ法で第２キャップ絶縁層２４０を覆うように蒸着
し、ＲＩＥ法でエッチバックすることによって形成され
る。前記側壁２４２の形成時、第２層間絶縁層２３６が
食刻されるように過度食刻(over etch)して、第１プラ
グ２１８と他の第１プラグ２１６のビットライン２３８
と接触されない部分の低抵抗層２３４が露出されるよう
にする。
【００５７】次に、上述した構造の全表面に不純物がド
ーピングされた多結晶シリコンを低抵抗層２３４と接触
されるようにＣＶＤ法で蒸着し、第２キャップ絶縁層２
４０が露出されるようにＣＭＰ法でエッチバックして伝
導層（図示されていない）を形成する。そして、伝導層
を第１プラグ２１８上の低抵抗層２３４の表面のみに残
留するようにパターニングして第２プラグ２４４を形成
する。前記第２プラグ２４４は、第１プラグ２１８と共
に不純物領域２１０とキャパシタのストリッジ電極（図
示されていない）を電気的に接続させるもので、第１プ
ラグ２１６上の低抵抗層２３４の表面には残留されない
ようにする。また、低抵抗層２３４は第１プラグ２１８
と第２プラグ２４４と間の接触抵抗を減少させる。
ーピングされた多結晶シリコンを低抵抗層２３４と接触
されるようにＣＶＤ法で蒸着し、第２キャップ絶縁層２
４０が露出されるようにＣＭＰ法でエッチバックして伝
導層（図示されていない）を形成する。そして、伝導層
を第１プラグ２１８上の低抵抗層２３４の表面のみに残
留するようにパターニングして第２プラグ２４４を形成
する。前記第２プラグ２４４は、第１プラグ２１８と共
に不純物領域２１０とキャパシタのストリッジ電極（図
示されていない）を電気的に接続させるもので、第１プ
ラグ２１６上の低抵抗層２３４の表面には残留されない
ようにする。また、低抵抗層２３４は第１プラグ２１８
と第２プラグ２４４と間の接触抵抗を減少させる。
【００５８】次に、図１５に示すように、半導体基板２
００上にＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の
酸化シリコンを蒸着するか、またはＳＯＧで塗布して第
２プラグ２４４を覆う第３層間絶縁層２４６を形成す
る。そして、第３層間絶縁層２４６を第２プラグ２４４
が露出されるようにＣＭＰ法でエッチバックすることに
よって表面を平坦化させる。以上のような工程の後に、
上述した構造上にキャパシタを形成する。
００上にＵＳＧ、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等の
酸化シリコンを蒸着するか、またはＳＯＧで塗布して第
２プラグ２４４を覆う第３層間絶縁層２４６を形成す
る。そして、第３層間絶縁層２４６を第２プラグ２４４
が露出されるようにＣＭＰ法でエッチバックすることに
よって表面を平坦化させる。以上のような工程の後に、
上述した構造上にキャパシタを形成する。
【００５９】上述のような本発明による半導体装置の製
造方法は、ソース及びドレーン領域に用いられる不純物
領域が露出された状態で、不純物がドーピングされた多
結晶シリコンを蒸着した後、ＲＩＥ等の異方性食刻を含
むフォトリソグラフィー法で選択的にパターニングする
が、その一部は不純物領域と接触され、残りは不純物領
域と接触されるだけでなくフィールド絶縁層に延長され
るように形成されるプラグを形成する。そして、半導体
基板上にプラグを覆うように層間絶縁層を形成しＣＭＰ
法で表面を平坦化させるものである。
造方法は、ソース及びドレーン領域に用いられる不純物
領域が露出された状態で、不純物がドーピングされた多
結晶シリコンを蒸着した後、ＲＩＥ等の異方性食刻を含
むフォトリソグラフィー法で選択的にパターニングする
が、その一部は不純物領域と接触され、残りは不純物領
域と接触されるだけでなくフィールド絶縁層に延長され
るように形成されるプラグを形成する。そして、半導体
基板上にプラグを覆うように層間絶縁層を形成しＣＭＰ
法で表面を平坦化させるものである。
【００６０】
【発明の効果】本発明は以上説明したように、プラグを
形成する時接触ホールを形成せず、マスクとして用いら
れるフォトレジストを、伝導層のプラグが形成される部
分とキャップ絶縁層上とに残留するようにパターニング
するので、露光工程が容易である。また、プラグを不純
物領域上に残留するようにパターニングして形成するの
で、不純物領域が食刻により損傷されることを抑制する
ことができる。そして、周辺回路領域内に二重側壁を用
いてソース及びドレーン領域を形成するので、駆動セル
の短チャネル効果によるホットキャリアの発生を防止す
ることができる。
形成する時接触ホールを形成せず、マスクとして用いら
れるフォトレジストを、伝導層のプラグが形成される部
分とキャップ絶縁層上とに残留するようにパターニング
するので、露光工程が容易である。また、プラグを不純
物領域上に残留するようにパターニングして形成するの
で、不純物領域が食刻により損傷されることを抑制する
ことができる。そして、周辺回路領域内に二重側壁を用
いてソース及びドレーン領域を形成するので、駆動セル
の短チャネル効果によるホットキャリアの発生を防止す
ることができる。
【図１】本発明の製造方法によって製造される半導体装
置の平面図である。
置の平面図である。
【図２】図１に示す半導体装置をＣ−Ｃ線で切った断面
に沿って製造方法を説明する工程図である。
に沿って製造方法を説明する工程図である。
【図３】図１に示す半導体装置をＣ−Ｃ線で切った断面
に沿って製造方法を説明する工程図である。
に沿って製造方法を説明する工程図である。
【図４】図１に示す半導体装置をＣ−Ｃ線で切った断面
に沿って製造方法を説明する工程図である。
に沿って製造方法を説明する工程図である。
【図５】図１に示す半導体装置をＣ−Ｃ線で切った断面
に沿って製造方法を説明する工程図である。
に沿って製造方法を説明する工程図である。
【図６】本発明によるプラグ工程段階を示す斜視図であ
る。
る。
【図７】本発明の製造方法において、セル領域と周辺回
路領域とに同時に工程を実行することを示す工程図であ
る。
路領域とに同時に工程を実行することを示す工程図であ
る。
【図８】本発明の製造方法において、セル領域と周辺回
路領域とに同時に工程を実行することを示す工程図であ
る。
路領域とに同時に工程を実行することを示す工程図であ
る。
【図９】本発明の製造方法において、セル領域と周辺回
路領域とに同時に工程を実行することを示す工程図であ
る。
路領域とに同時に工程を実行することを示す工程図であ
る。
【図１０】本発明の製造方法において、セル領域と周辺
回路領域とに同時に工程を実行することを示す工程図で
ある。
回路領域とに同時に工程を実行することを示す工程図で
ある。
【図１１】本発明の製造方法において、セル領域と周辺
回路領域とに同時に工程を実行することを示す工程図で
ある。
回路領域とに同時に工程を実行することを示す工程図で
ある。
【図１２】本発明の製造方法において、図５に示す工程
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
【図１３】本発明の製造方法において、図５に示す工程
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
【図１４】本発明の製造方法において、図５に示す工程
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
【図１５】本発明の製造方法において、図５に示す工程
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
後に図１のＣ−Ｃ線及びＤ−Ｄ線の断面に沿って第２プ
ラグを形成する工程を追加する状態を示す工程図であ
る。
【図１６】従来技術による半導体装置を示す平面図であ
る。
る。
【図１７】図１６に示す半導体装置をＡ−Ａ線で切った
断面に沿って製造方法を説明する工程図である。
断面に沿って製造方法を説明する工程図である。
【図１８】図１６に示す半導体装置をＡ−Ａ線で切った
断面に沿って製造方法を説明する工程図である。
断面に沿って製造方法を説明する工程図である。
【図１９】図１６に示す半導体装置をＡ−Ａ線で切った
断面に沿って製造方法を説明する工程図である。
断面に沿って製造方法を説明する工程図である。
【図２０】従来技術によるＳＡＣ工程段階を示す斜視図
である。
である。
【図２１】従来技術によって、セル領域と周辺回路領域
とに同時に工程を実行することを示す工程図である。
とに同時に工程を実行することを示す工程図である。
【図２２】従来技術によって、セル領域と周辺回路領域
とに同時に工程を実行することを示す工程図である。
とに同時に工程を実行することを示す工程図である。
【図２３】従来技術によって、セル領域と周辺回路領域
とに同時に工程を実行することを示す工程図である。
とに同時に工程を実行することを示す工程図である。
【図２４】従来技術によって、セル領域と周辺回路領域
とに同時に工程を実行することを示す工程図である。
とに同時に工程を実行することを示す工程図である。
【図２５】図１９の工程後に図１６のＡ−Ａ線及びＢ−
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
【図２６】図１９の工程後に図１６のＡ−Ａ線及びＢ−
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
【図２７】図１９の工程後に図１６のＡ−Ａ線及びＢ−
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
【図２８】図１９の工程後に図１６のＡ−Ａ線及びＢ−
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
Ｂ線の断面に沿って第２プラグを形成する工程を追加す
る状態を示す工程図である。
２００：半導体基板 ２０２：フィールド絶縁層 ２０４：ゲート酸化膜 ２０６、２２０：ゲート ２０８、２４０：キャップ絶縁層 ２１０：不純物領域 ２１２：側壁 ２１４：伝導層 ２１６、２１８：プラグ ２１７：フォトレジスト ２１９：層間絶縁層 ２２４：食刻停止層 ２３４：低抵抗層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/336 (72)発明者 ウォウンズ ヤン 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、フンダク−グ、カギュン−ド ン（番地なし) (72)発明者 ヒュン−ジョ ヤン 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、サンダン−グ、サチェオン− ドン（番地なし)
Claims (20)
- 【請求項１】 第１導電形の半導体基板上にフィールド
絶縁層を形成して素子の活性領域を限定する工程と、 前記半導体基板の露出された活性領域の表面にゲート酸
化膜を形成し、ゲート及びキャップ絶縁層を前記の活性
領域と垂直方向に長く形成する工程と、 前記半導体基板の露出された活性領域に該半導体基板の
導電形と反対の第２導電形の不純物領域を形成し、前記
ゲートの側面に側壁を形成する工程と、 前記半導体基板上の前記のゲート間に前記の不純物領域
と接触するように伝導層を形成する工程と、 前記伝導層をパターニングして、前記の不純物領域と接
触されるプラグを形成する工程と、 前記半導体基板上に前記ゲート間の前記のプラグが形成
されない部分に層間絶縁層を形成する工程とを、実行す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記のキャップ絶縁層を、酸化シリコン
または窒化シリコンで形成することを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項３】 前記の側壁を、酸化シリコンまたは窒化
シリコンで形成することを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記の伝導層を、前記の不純物領域上に
不純物がドーピングされた多結晶シリコンが前記のキャ
ップ絶縁層及び側壁を覆うように蒸着し、前記のキャッ
プ絶縁層が露出されるようにエッチバックして形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項５】 前記の伝導層を、化学−機械的研磨法で
エッチバックして形成することを特徴とする請求項４記
載の半導体装置の製造方法。 - 【請求項６】 前記のプラグを、前記伝導層を異方性食
刻を含むフォトリソグラフィー法で選択的にパターニン
グして形成することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項７】 前記のプラグを、前記の伝導層をフィー
ルド絶縁層が露出されるようにパターニングして形成す
ることを特徴とする請求項６記載の半導体装置の製造方
法。 - 【請求項８】 前記のプラグを、その一部は前記の不純
物領域上で前記フィールド絶縁層に延長されるように形
成し、残りは前記不純物領域上のみに形成することを特
徴とする請求項６記載の半導体装置の製造方法。 - 【請求項９】 前記の層間絶縁層を、酸化シリコンを蒸
着してから前記のプラグが露出されるように化学−機械
的研磨法でエッチバックして表面が平坦化されるように
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項１０】 第１導電形の半導体基板上にフィール
ド絶縁層を形成して素子の活性領域を限定する工程と、 前記半導体基板の露出された活性領域の表面にゲート酸
化膜を形成し、ゲート及びキャップ絶縁層を前記の活性
領域と垂直方向に長く形成する工程と、 前記半導体基板の露出された活性領域に該半導体基板の
導電形と反対の第２導電形の不純物領域を形成し、前記
ゲートの側面に側壁を形成する工程と、 前記不純物領域上に不純物がドーピングされた多結晶シ
リコンを前記のキャップ絶縁層及び側壁を覆うように蒸
着し、前記のキャップ絶縁層が露出されるように化学−
機械的研磨法でエッチバックして、前記半導体基板上の
前記ゲート間に前記の不純物領域と接触するように伝導
層を形成する工程と、 前記伝導層をパターニングして前記の不純物領域と接触
させ、その一部は前記の不純物領域上で前記のフィール
ド絶縁層に延長され、残りは前記の不純物領域上のみに
残留するプラグを形成する工程と、 前記半導体基板上に酸化シリコンを蒸着した後、前記の
プラグが露出されるように化学−機械的研磨法でエッチ
バックして、前記ゲート間の前記のプラグが形成されな
い部分に層間絶縁層を形成する工程とを、実行すること
を特徴とする半導体装置の製造方法。 - 【請求項１１】 セル領域及び周辺回路領域を有する第
１導電形の半導体基板上にフィールド絶縁層を形成し
て、素子の活性領域を限定する工程と、 前記半導体基板の露出された活性領域の表面にゲート酸
化膜を形成し、前記セル領域及び周辺回路領域にゲート
及びキャップ絶縁層を前記の活性領域と垂直方向に長く
形成する工程と、 前記半導体基板のセル領域にセルのソース及びドレーン
領域に用いられる不純物領域を形成しつつ、前記周辺回
路領域に駆動セルのＬＤＤ構造を形成する低濃度不純物
領域を形成する工程と、 前記の周辺回路領域に前記半導体基板と前記のゲートと
を覆う食刻停止層を形成し、前記セル領域のゲート側面
に側壁を形成する工程と、 前記ゲート間に前記のセル領域で不純物領域と接触し、
前記の周辺回路領域で食刻停止層上に位置するように伝
導層を形成する工程と、 前記の伝導層をパターニングして前記セル領域内の前記
不純物領域と接触するプラグを形成する工程と、 前記周辺回路領域内の食刻停止層上に絶縁物質層を形成
し、低濃度不純物領域が露出されるようにエッチバック
して、前記周辺回路領域内のゲート側面に食刻停止層及
び絶縁物質層とからなる二重側壁を形成し、前記半導体
基板の露出された部分に該半導体基板の導電形と反対の
第２導電形の高濃度不純物領域を形成する工程と、 前記の半導体基板上に前記ゲート間の前記のプラグが形
成されない部分に層間絶縁層を形成する工程とを、実行
することを特徴とする半導体装置の製造方法。 - 【請求項１２】 前記の側壁と食刻停止層とを形成する
工程は、 前記半導体基板上に前記のキャップ絶縁層を覆うように
絶縁物質を形成する段階と、 前記の絶縁物質層上に前記の周辺回路領域を覆って前記
のセル領域を露出させるフォトレジストを形成する段階
と、 前記の絶縁物質層上に前記の周辺回路領域を覆って前記
のセル領域を露出させるフォトレジストを形成する段階
と、 前記の絶縁物質層を前記のフォトレジストをマスクとし
て用いてエッチバックして、前記のセル領域内のゲート
側面に側壁を形成しつつ、前記周辺回路領域内の食刻さ
れない部分に食刻停止層を限定する段階と、 前記のフォトレジストを除去する段階とを、有すること
を特徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１３】 前記の層間絶縁層を、酸化シリコンま
たは窒化シリコンから形成することを特徴とする請求項
１１記載の半導体装置の製造方法。 - 【請求項１４】 前記のプラグを、一部は前記の不純物
領域上で前記のフィールド絶縁層に延長されるように形
成し、残りは前記の不純物領域のみに形成することを特
徴とする請求項１１記載の半導体装置の製造方法。 - 【請求項１５】 前記の食刻停止層及び絶縁物質層から
なる二重側壁を、酸化シリコンまたは窒化シリコンから
形成することを特徴とする請求項１１記載の半導体装置
の製造方法。 - 【請求項１６】 前記の層間絶縁層を、酸化シリコンを
蒸着した後前記のプラグが露出されるように、化学−機
械的研磨法でエッチバックして表面が平坦化されるよう
に形成することを特徴とする請求項１１記載の半導体装
置の製造方法。 - 【請求項１７】 第１導電形の半導体基板上にフィール
ド絶縁層を形成して素子の活性領域を限定する工程と、 前記半導体基板の露出された活性領域の表面にゲート酸
化膜を形成し、ゲート及び第１キャップ絶縁層を前記の
活性領域と垂直方向に長く形成する工程と、 前記半導体基板の露出された活性領域に該半導体基板の
導電形と反対の第２導電形の不純物領域を形成し、前記
ゲートの側面に側壁を形成する工程と、 前記半導体基板上の前記ゲート間に前記の不純物領域と
接触するように伝導層を形成する工程と、 前記伝導層をパターニングして、前記の不純物領域と接
触されるように形成され、その一部は前記の不純物領域
上から前記のフィールド絶縁層に延長されるように形成
される第１プラグを形成する工程と、 前記半導体基板上に前記ゲート間の前記の第１プラグが
形成されない部分に第１層間絶縁層を形成する工程と、 前記の第１キャップ絶縁層上に前記の第１プラグを覆う
ように第２層間絶縁層を形成しパターニングして、前記
第１プラグの前記フィールド絶縁層に延長された部分を
露出させる工程と、 前記の第２層間絶縁層上に前記第１プラグの露出された
部分と接触するビットラインと第２キャップ絶縁層とを
形成する工程と、 前記ビットラインの側面に側壁を形成しつつ前記の第２
層間絶縁層を食刻して、前記の第１プラグを露出させる
工程と、 前記露出された第１プラグと接触するように第２プラグ
を形成する工程とを、実行することを特徴とする半導体
装置の製造方法。 - 【請求項１８】 前記の第２層間絶縁層を形成する前
に、前記の第１プラグ上に低抵抗層を形成する工程を更
に実行することを特徴とする請求項１７記載の半導体装
置の製造方法。 - 【請求項１９】 前記の低抵抗層を、タングステン
（Ｗ）、チタニウム（Ｔｉ）タンタルニウム（Ｔａ）、
モリブデン（Ｍｏ）またはコバルト（Ｃｏ）等の高融点
金属によりサリックサイド化して形成することを特徴と
する請求項１７記載の半導体装置の製造方法。 - 【請求項２０】 前記のゲート及び第１キャップ絶縁層
を垂直方向に長く形成する工程は、 第１及び第２キャップ絶縁層上にドーピングされた多結
晶シリコンを前記の第１プラグと接触されるように蒸着
し、第２キャップ絶縁層が露出されるようにエッチバッ
クして伝導層を形成する段階と、 前記の伝導層を前記の第１プラグ上のみに残留するよう
にパターニングして第２プラグを形成する段階とを、有
することを特徴とする請求項１７記載の半導体装置の製
造方法。
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