JP2017028332A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2017028332A JP2017028332A JP2016220251A JP2016220251A JP2017028332A JP 2017028332 A JP2017028332 A JP 2017028332A JP 2016220251 A JP2016220251 A JP 2016220251A JP 2016220251 A JP2016220251 A JP 2016220251A JP 2017028332 A JP2017028332 A JP 2017028332A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- semiconductor device
- manufacturing
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】半導体基板上に、隣接して配された第1の配線及び第2の配線を形成し、第1の配線の側壁に第1の側壁絶縁膜を、第2の配線の側壁に第2の側壁絶縁膜を形成し、第1及び第2の配線、第1及び第2の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第1及び第2の配線上の導電膜を選択的に除去し、第1の配線と第2の配線との間の領域に、導電膜により形成され、第1及び第2の側壁絶縁膜によって第1及び第2の配線から隔てられた第3の配線を形成する。
【選択図】図14
Description
第1実施形態による半導体装置及びその製造方法について図1乃至図17を用いて説明する。
第2実施形態による半導体装置の製造方法について図18乃至図24を用いて説明する。図1乃至図17に示す第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
上記実施形態に限らず種々の変形が可能である。
前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、
前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去し、前記第1の配線と前記第2の配線との間の領域に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記第3の配線を形成する工程の後、前記第1の配線と前記第2の配線との間に前記第3の配線が残存するように前記第3の配線をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記第3の配線を形成する工程の後、前記第3の配線をパターニングする工程の前に、前記第3の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、
前記第3の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第3の配線をエッチングする
ことを特徴とする半導体装置の製造方法。
前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、
前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、
前記犠牲膜の、前記第1の配線と前記第2の配線との間の配線形成領域に、開口部を形成する工程と、
前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第3の配線の膜厚になるように、前記導電膜をエッチバックする
ことを特徴とする半導体装置の製造方法。
前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記犠牲膜は、アモルファスカーボン膜である
ことを特徴とする半導体装置の製造方法。
前記第1の側壁絶縁膜は、前記第1の配線の側壁に形成された第1の絶縁部と、前記第1の絶縁部上に形成された第2の絶縁部とを有し、
前記第2の側壁絶縁膜は、前記第2の配線の側壁に形成された第3の絶縁部と、前記第3の絶縁部上に形成された第4の絶縁部とを有する
ことを特徴とする半導体装置の製造方法。
前記第3の配線を形成する工程の後、
前記第1の側壁絶縁膜の前記第2の絶縁部及び前記第2の側壁絶縁膜の前記第4の絶縁部を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記第1の配線及び前記第2の配線は、平行に配されている
ことを特徴とする半導体装置の製造方法。
前記第1の配線及び前記第2の配線は、ゲート電極であり、
前記第3の配線は、前記半導体基板に形成された活性領域間を接続する配線又は前記活性領域からの引き出し配線である
ことを特徴とする半導体装置の製造方法。
12n,12p…活性領域
14…素子分離絶縁膜
16…Nウェル
18…ゲート絶縁膜
20…ゲート電極
22,30…側壁絶縁膜
24…ソース/ドレイン領域
26…金属シリサイド膜
28,34…シリコン酸化膜
32…タングステン膜
36…フォトレジスト膜
38a,38b,38c…局所配線
40…層間絶縁膜
42…コンタクトホール
44a,44b,44c,44d…コンタクトプラグ
50…N型トランジスタ
52…P型トランジスタ
60…領域
70…アモルファスカーボン膜
Claims (9)
- 半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、
前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、
前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去し、前記第1の配線と前記第2の配線との間の領域に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の配線及び前記第2の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第3の配線を形成する工程の後、前記第1の配線と前記第2の配線との間に前記第3の配線が残存するように前記第3の配線をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記第3の配線を形成する工程の後、前記第3の配線をパターニングする工程の前に、前記第3の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、
前記第3の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第3の配線をエッチングする
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に、第1の配線と、前記第1の配線に隣接して配された第2の配線とを形成する工程と、
前記第1の配線の側壁に第1の側壁絶縁膜を、前記第2の配線の側壁に第2の側壁絶縁膜を形成する工程と、
前記第1の配線、前記第1の側壁絶縁膜、前記第2の配線及び前記第2の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、
前記犠牲膜の、前記第1の配線と前記第2の配線との間の配線形成領域に、開口部を形成する工程と、
前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第1の側壁絶縁膜及び前記第2の側壁絶縁膜によって前記第1の配線及び前記第2の配線から隔てられた第3の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項5載の半導体装置の製造方法において、
前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第3の配線の膜厚になるように、前記導電膜をエッチバックする
ことを特徴とする半導体装置の製造方法。 - 請求項5乃至7のいずれか1項に記載の半導体装置の製造方法において、
前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至8のいずれか1項に記載の半導体装置の製造方法において、
前記第1の側壁絶縁膜は、前記第1の配線の側壁に形成された第1の絶縁部と、前記第1の絶縁部上に形成された第2の絶縁部とを有し、
前記第2の側壁絶縁膜は、前記第2の配線の側壁に形成された第3の絶縁部と、前記第3の絶縁部上に形成された第4の絶縁部とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016220251A JP6292281B2 (ja) | 2016-11-11 | 2016-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016220251A JP6292281B2 (ja) | 2016-11-11 | 2016-11-11 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011198023A Division JP6094023B2 (ja) | 2011-09-12 | 2011-09-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017028332A true JP2017028332A (ja) | 2017-02-02 |
JP6292281B2 JP6292281B2 (ja) | 2018-03-14 |
Family
ID=57949959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016220251A Expired - Fee Related JP6292281B2 (ja) | 2016-11-11 | 2016-11-11 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6292281B2 (ja) |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11354641A (ja) * | 1998-05-18 | 1999-12-24 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
JP2002158227A (ja) * | 2000-11-16 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US20040169228A1 (en) * | 2003-02-28 | 2004-09-02 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
JP2008270575A (ja) * | 2007-04-20 | 2008-11-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20080305627A1 (en) * | 2007-06-08 | 2008-12-11 | Elpida Memory, Inc | Method of forming a contact plug and method of forming a semiconductor device |
-
2016
- 2016-11-11 JP JP2016220251A patent/JP6292281B2/ja not_active Expired - Fee Related
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11354641A (ja) * | 1998-05-18 | 1999-12-24 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
US6387759B1 (en) * | 1998-05-18 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a semiconductor device |
JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
US6492674B1 (en) * | 1999-12-16 | 2002-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having an improved plug structure and method of manufacturing the same |
JP2002158227A (ja) * | 2000-11-16 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US20040169228A1 (en) * | 2003-02-28 | 2004-09-02 | Renesas Technology Corp. | Semiconductor device and method of manufacturing the same |
JP2004266001A (ja) * | 2003-02-28 | 2004-09-24 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
JP2008270575A (ja) * | 2007-04-20 | 2008-11-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US20080305627A1 (en) * | 2007-06-08 | 2008-12-11 | Elpida Memory, Inc | Method of forming a contact plug and method of forming a semiconductor device |
JP2008306067A (ja) * | 2007-06-08 | 2008-12-18 | Elpida Memory Inc | コンタクトプラグの形成方法および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6292281B2 (ja) | 2018-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100352909B1 (ko) | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 | |
US10050129B2 (en) | Method of forming fine patterns | |
KR20120057794A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
US8460997B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US11251188B2 (en) | Semiconductor memory device and a method of fabricating the same | |
JP6094023B2 (ja) | 半導体装置の製造方法 | |
CN111463215B (zh) | 存储器结构及其制造方法 | |
TW201528346A (zh) | 半導體元件及其製造方法 | |
KR102460719B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
US7649218B2 (en) | Lateral MOS transistor and method for manufacturing thereof | |
CN107706233B (zh) | 半导体元件及其制作方法 | |
JP2007294750A (ja) | 半導体装置及びその製造方法 | |
JP6292281B2 (ja) | 半導体装置の製造方法 | |
TWI718806B (zh) | 記憶裝置及其製造方法 | |
KR100834440B1 (ko) | 반도체 소자의 형성방법 | |
KR20220170401A (ko) | 반도체 메모리 소자 | |
JP4565847B2 (ja) | 半導体装置およびその製造方法 | |
TWI451533B (zh) | 嵌入式快閃記憶體的製造方法 | |
US7645653B2 (en) | Method for manufacturing a semiconductor device having a polymetal gate electrode structure | |
US9349813B2 (en) | Method for fabricating semiconductor device | |
JP2013030698A (ja) | 半導体装置の製造方法 | |
JP4604686B2 (ja) | 半導体装置及びその製造方法 | |
KR100713927B1 (ko) | 반도체 소자의 제조방법 | |
JP2008226979A (ja) | 半導体装置およびその製造方法 | |
KR100732305B1 (ko) | 디램 셀 및 그 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161111 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161111 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170825 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170919 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180129 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6292281 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |