JP4604686B2 - 半導体装置及びその製造方法 - Google Patents
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Description
(a)前記絶縁膜を覆うように、前記半導体基板の上に、第1の導電層(3)を形成する工程と、
(b)前記第1の導電層の上に誘電体層(4)を形成する工程と、
(c)前記誘電体層の上に、第2の導電層(5)を形成する工程と、
(d)前記第2の導電層の表面のうち、前記台座に対応する領域を覆い、前記第2のヒューズ素子が配置される領域を露出させる第1のレジストパターン(13)を形成する工程と、
(e)前記第1のレジストパターンをエッチングマスクとして、前記第2の導電層をエッチングし、前記第2のヒューズ素子が配置される領域に前記誘電体層を露出させ、前記台座が配置される領域において、前記第1のレジストパターンの下に前記第2の導電層及び前記誘電体層を残す工程と、
(f)前記第1のレジストパターン、及び前記工程eで露出した誘電体層を除去するとともに、前記台座が配置される領域に、前記第2の導電層及び前記誘電体層を残す工程と、
(g)前記誘電体層を除去した後、前記第1の導電層及び前記第2の導電層の上に、第3の導電層(6)を形成する工程と、
(i)前記第3の導電層の表面のうち、前記第2のヒューズ素子及び前記第4のヒューズ素子に対応する領域を、第2のレジストパターン(15)で覆う工程と、
(j)前記第2のレジストパターン、及び前記工程(f)で前記台座が配置される領域に残っている前記誘電体層をエッチングマスクとして、前記第3、第2、及び第1の導電層をエッチングする工程と
を有する半導体装置の製造方法が提供される。
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有する第2のヒューズ素子(F2)と、
前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第2のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座(PF4)と、
前記台座の上に配置され、下層と上層との積層構造を有し、該上層が、前記第2のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有し、該下層が、導電材料で形成された第4のヒューズ素子(F4)と
を有する半導体装置が得られる。
バッファ用酸化シリコン膜を形成する前または後に、必要に応じて、MOSトランジスタのチャネル領域に、しきい値調整用のイオン注入を行う。なお、このイオン注入は、ゲート絶縁膜Ia及びIdを形成した後に行ってもよい。
素子分離絶縁膜2及びゲート絶縁膜Ia、Id上に、n型ポリシリコンまたはn型アモルファスシリコンからなる第1の導電層3を形成する。
図4に示すように、第2のPMOSトランジスタTr2dが配置される活性領域の上方に誘電体膜4dが残り、第1の配線L1、第3の配線L3、第1のヒューズ素子F1、第2のヒューズ素子F2、第4のヒューズ素子F4、抵抗素子R1、及び容量素子C1の下部電極に対応する領域に、それぞれ誘電体膜4e、4g、4h、4i、4k、4m、及び4nが残る。
例えばDCマグネトロンスパッタリング装置によりWSix層を形成する場合には、タングステンシリサイドのターゲットを用い、雰囲気圧力約1Pa(8mTorr)、Arガス流量30sccm、基板温度180℃、投入電力2000Wの条件で成膜することができる。他の組成の金属シリサイド膜を形成する場合には、ターゲットを、成膜すべき膜の組成と同じか、または近似する組成とし、上記条件と同様の条件で成膜することができる。
第1の導電層3及び第2の導電層5がポリシリコンで形成されているため、シリサイド反応を行う金属層を堆積し、熱処理を行うことによりシリサイド反応を生じさせて、金属シリサイド層を形成することも可能である。
次に、複数の工程で形成されるレジストパターンの平面形状の関係について説明する。
通常、ヒューズ素子はデザインルールの最小線幅になるように設計される。複数のヒューズ素子の線幅をデザインルールの最小線幅に揃えても、積層構造を異ならせることにより、切断特性の異なる複数のヒューズ素子が得られる。
Claims (8)
- 半導体基板の表面に形成された絶縁膜の上に、第2のヒューズ素子(F2)と第3のヒューズ素子(F3)とを形成する方法であって、
(a)前記絶縁膜を覆うように、前記半導体基板の上に、第1の導電層(3)を形成する工程と、
(b)前記第1の導電層の上に誘電体層(4)を形成する工程と、
(c)前記誘電体層をパターニングし、前記第2のヒューズ素子が配置される領域に該誘電体層(4i)を残すと共に、前記第3のヒューズ素子が配置される領域の前記第1の導電層を露出させる工程と、
(d)パターニングされた前記誘電体層を覆うように、前記第1の導電層の上に第2の導電層(5)を形成する工程と、
(e)前記第2の導電層の表面のうち、前記第3のヒューズ素子が配置される領域を覆い、かつ前記第2のヒューズ素子が配置される領域は露出させる第1のレジストパターン(13)を形成する工程と、
(f)前記第1のレジストパターンをエッチングマスクとして、前記第2の導電層をエッチングし、前記工程cで残された誘電体層を露出させる工程と、
(g)前記第1のレジストパターン及び前記工程fで露出された誘電体層を除去する工程と、
(h)前記誘電体層を除去した後、前記第1の導電層及び前記第2の導電層の上に、第3の導電層(6)を形成する工程と、
(i)前記第3の導電層の表面のうち、前記第2のヒューズ素子及び前記第3のヒューズ素子に対応する領域を、第2のレジストパターン(15)で覆う工程と、
(j)前記第2のレジストパターンをエッチングマスクとして、前記第3、第2、及び第1の導電層をエッチングする工程と
を有する半導体装置の製造方法。 - 半導体基板の表面に形成された絶縁膜の上に、第3のヒューズ素子(F3)、台座(PF4)、及び該台座の上に配置された第4のヒューズ素子(F4)を形成する方法であって、
(a)前記絶縁膜を覆うように、前記半導体基板の上に、第1の導電層(3)を形成する工程と、
(b)前記第1の導電層の上に誘電体層(4)を形成する工程と、
(c)前記誘電体層をパターニングし、前記台座に対応する領域に該誘電体層(4k)を残すと共に、前記第3のヒューズ素子が配置される領域の前記第1の導電層を露出させる工程と、
(d)パターニングされた前記誘電体層を覆うように、前記第1の導電層の上に第2の導電層(5)を形成する工程と、
(e)前記第2の導電層の表面のうち、前記第3のヒューズ素子が配置される領域、及び前記台座に対応する領域を覆う第1のレジストパターン(13)を形成する工程と、
(f)前記第1のレジストパターンをエッチングマスクとして、前記第2の導電層をエッチングする工程と、
(g)前記第1のレジストパターンを除去する工程と、
(h)前記第1のレジストパターンを除去した後、前記第1の導電層及び前記第2の導電層の上に、第3の導電層(6)を形成する工程と、
(i)前記第3の導電層の表面のうち、前記第3のヒューズ素子及び前記第4のヒューズ素子に対応する領域を、第2のレジストパターン(15)で覆う工程と、
(j)前記第2のレジストパターンをエッチングマスクとして、前記第3、第2、及び第1の導電層をエッチングする工程と
を有する半導体装置の製造方法。 - 半導体基板の表面に形成された絶縁膜の上に、第2のヒューズ素子(F2)、台座(PF4)、及び該台座の上に配置された第4のヒューズ素子(F4)を形成する方法であって、
(a)前記絶縁膜を覆うように、前記半導体基板の上に、第1の導電層(3)を形成する工程と、
(b)前記第1の導電層の上に誘電体層(4)を形成する工程と、
(c)前記誘電体層の上に、第2の導電層(5)を形成する工程と、
(d)前記第2の導電層の表面のうち、前記台座に対応する領域を覆い、前記第2のヒューズ素子が配置される領域を露出させる第1のレジストパターン(13)を形成する工程と、
(e)前記第1のレジストパターンをエッチングマスクとして、前記第2の導電層をエッチングし、前記第2のヒューズ素子が配置される領域に前記誘電体層を露出させ、前記台座が配置される領域において、前記第1のレジストパターンの下に前記第2の導電層及び前記誘電体層を残す工程と、
(f)前記第1のレジストパターン、及び前記工程eで露出した誘電体層を除去するとともに、前記台座が配置される領域に、前記第2の導電層及び前記誘電体層を残す工程と、
(g)前記誘電体層を除去した後、前記第1の導電層及び前記第2の導電層の上に、第3の導電層(6)を形成する工程と、
(i)前記第3の導電層の表面のうち、前記第2のヒューズ素子及び前記第4のヒューズ素子に対応する領域を、第2のレジストパターン(15)で覆う工程と、
(j)前記第2のレジストパターン、及び前記工程(f)で前記台座が配置される領域に残っている前記誘電体層をエッチングマスクとして、前記第3、第2、及び第1の導電層をエッチングする工程と
を有する半導体装置の製造方法。
- 半導体基板の表面の一部の領域上に形成された絶縁膜(2)と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第3のヒューズ素子(F3)と、
前記絶縁膜の他の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有し、該下層が、前記第3のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第3のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有し、前記第3のヒューズ素子の中層に対応する層は含まない第2のヒューズ素子(F2)と
を有する半導体装置。 - さらに、前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第3のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座(PF4)と、
前記台座の上に配置され、下層と上層との2層構造を有し、該下層が、前記第3のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第3のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有する第4のヒューズ素子(F4)と
を有する請求項4に記載の半導体装置。 - さらに、前記絶縁膜の他の領域上に形成された単層構造の第1のヒューズ素子であって、前記第3のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有する第1のヒューズ素子(F1)を有する請求項4に記載の半導体装置。
- 半導体基板の表面の一部の領域上に形成された絶縁膜(2)と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層、中層、及び上層が積層された積層構造を有する第3のヒューズ素子(F3)と、
前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第3のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座(PF4)と、
前記台座の上に配置され、下層と上層との積層構造を有し、該下層が、前記第3のヒューズ素子の中層と同一の材料で形成され、かつ同一の厚さを有し、該上層が、前記第3のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有する第4のヒューズ素子(F4)と
を有する半導体装置。 - 半導体基板の表面の一部の領域上に形成された絶縁膜(2)と、
前記絶縁膜の一部の領域上に形成され、基板側から順番に、下層及び上層が積層された積層構造を有する第2のヒューズ素子(F2)と、
前記絶縁膜の他の領域上に形成され、下層と上層との積層構造を有し、該下層が、前記第2のヒューズ素子の下層と同一の材料で形成され、かつ同一の厚さを有し、該上層が誘電体で形成されている台座(PF4)と、
前記台座の上に配置され、下層と上層との積層構造を有し、該上層が、前記第2のヒューズ素子の上層と同一の材料で形成され、かつ同一の厚さを有し、該下層が、導電材料で形成された第4のヒューズ素子(F4)と
を有する半導体装置。
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