KR100799125B1 - 캐패시터를 구비한 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 캐패시터의 상부전극 및 비트라인과 전기적으로 연결되는 최종 금속 콘택 형성을 위한 식각공정시 캐패시터의 상부전극에 구멍이 뚫리는 펀치 현상의 발생을 방지하여 최종 금속 콘택과 캐패시터의 상부전극 간 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 서로 이격되어 단차를 갖도록 비트라인 및 캐패시터가 각각 형성되고, 상기 비트라인 상부에는 적어도 1층 이상의 제1 층간절연막이 형성된 기판을 제공하는 단계와, 상기 캐패시터의 상부전극 상에 상기 상부전극과 식각 선택비를 갖는 식각정지막을 형성하는 단계와, 상기 식각정지막을 포함하는 전체 구조 상부를 덮도록 제2 층간절연막을 형성하는 단계와, 상기 상부전극 및 상기 비트라인과 각각 대응되는 영역에 개구부를 갖는 식각 마스크를 이용하고, 상기 제1 및 제2 층간절연막과 상기 식각정지막 간의 식각 선택비를 이용한 제1 식각공정을 실시하여 상기 비트라인이 노출되도록 상기 제1 및 제2 층간절연막을 식각하는 단계와, 상기 식각정지막과 상기 상부전극 간의 식각 선택비를 이용한 제2 식각공정을 실시하여 상기 상부전극이 노출되도록 상기 식각정지막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
금속 콘택, 비트라인, 캐패시터, 상부전극, 비정질 실리콘막, CH2F2

Description

캐패시터를 구비한 반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE HAVING A CAPACITOR}
도 1은 일반적인 DRAM 소자를 도시한 SEM(Scanning Electron Microscope) 사진.
도 2는 일반적인 DRAM 소자의 캐패시터의 상부전극 내에 펀치(Punch) 현상이 발생됨을 나타낸 SEM 사진.
도 3 내지 도 7은 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위해 도시한 공정단면도.
도 8은 본 발명의 실시예에 따라 형성된 캐패시터를 구비한 반도체 소자를 도시한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 11 : 필드 산화막
12 : 게이트 산화막 13 : 폴리 실리콘막
14 : 텅스텐 실리사이드막 15, 25 : 하드마스크용 질화막
17 : 게이트 전극 18 : 스페이서
19 : 소스/드레인 20 : 절연막
21 : 랜딩 플러그 22, 28, 33, 41 : 층간절연막
23 : TiN/Ti 적층막 24 : 텅스텐막
27 : 비트라인 29 : 스토리지노드 콘택
30 : 식각정지용 질화막 35 : 캐패시터의 하부전극
36 : 유전막 37 : 캐패시터의 상부전극
39 : 디램 셀 캐패시터 40 : 비정질 실리콘막
42 : 포토레지스트 패턴 43 : 제1 식각공정
45a, 45b : 콘택홀 46 : 제2 식각공정
47 : 제3 식각공정 48 : 제4 식각공정
본 발명은 반도체 제조기술에 관한 것으로, 특히 실린더형 캐패시터를 구비한 DRAM(Dynamic Random Access Memory) 소자의 최종 금속 콘택 형성방법에 관한 것이다.
현재 정보의 입력과 출력이 자유롭고 고용량을 가져 범용적으로 이용되고 있는 디램(DRAM; Dynamic Random Access Memory) 소자는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 캐패시터(capacitor)를 포함한다. 이때, 캐 패시터의 상부전극과 비트라인은 최종 금속 콘택(metal contact)을 통해 외부 회로로부터 신호를 인가받게 된다.
도 1은 이러한 최종 금속 콘택을 포함하는 일반적인 DRAM 소자의 단면도를 도시한 SEM(Scanning Electron Microscope) 사진이다. 이하, 도 1을 참조하여 일반적인 DRAM 소자의 제조방법을 설명하기로 한다.
먼저, 비트라인(BIT LINE) 형성공정이 완료된 전체 구조 상부에 비트라인(BIT LINE) 상부를 덮는 층간절연막(ILD1)을 증착한 후, 층간절연막(ILD1) 상에 식각정지용 질화막(SN STOP NITRIDE) 및 캐패시터 형성용 층간절연막(ILD2)을 형성한다. 이후, 층간절연막(ILD2) 및 식각정지용 질화막(SN STOP NITRIDE)의 일부를 선택적으로 제거하여 콘택홀(미도시)을 형성한 후 콘택홀의 내부면에만 캐패시터의 하부전극(스토리지 노드, SN)을 형성하고, 이들 사이의 층간절연막(ILD2) 및 식각정지용 질화막(SN STOP NITRIDE)을 선택적으로 제거한다. 이로써, 캐패시터가 형성될 캐패시터 영역에는 전기적으로 서로 분리된 복수의 실린더형(cylinder type) 스토리지 노드(SN)가 형성된다.
이어서, 스토리지 노드(SN)를 포함한 층간절연막(ILD2) 상부의 단차를 따라 유전막(미도시)을 형성하고, 스토리지 노드(SN) 사이의 빈 공간을 매립하도록 유전막 상에 캐패시터의 상부전극인 플레이트 전극(PLATE)을 형성하여 DRAM 셀 캐패시터를 완성한다. 이후, 플레이트 전극(PLATE) 상부에는 플레이트 전극(PLATE)을 보호하기 위한 일종의 보호막으로 플레이트 전극(PLATE)과의 식각 선택비가 다른 비정질 실리콘막(a-Si, 또는 폴리 실리콘막)을 형성한다.
이어서, 비정질 실리콘막(a-Si), 플레이트 전극(PLATE) 및 유전막의 일부를 선택적으로 식각하고, 전체 구조 상부에 최종 층간절연막(ILD3)을 증착한다.
이어서, 하나의 마스크를 이용한 한번의 식각공정을 실시하여 플레이트 전극(PLATE) 및 비트라인(BIT LINE) 상부의 일부를 각각 노출시키기 위한 콘택홀(미도시)을 형성한다.
그러나, 하나의 마스크(mask)를 통해 동일한 식각가스(예컨대 C4F6, Ar 및 O2 가 혼합된 혼합 가스)로 식각공정을 진행하다 보면 비트라인(BIT LINE) 상부를 노출시키기 위한 식각공정 진행시 어느 순간 플레이트 전극(PLATE)에 구멍이 뚫리는 펀치 현상('P' 부위 참조)이 발생하게 된다. 이는, 층간절연막(ILD3) 상부로부터 비트라인(BIT LINE) 상부까지의 깊이가 층간절연막(ILD3) 상부로부터 플레이트 전극(PLATE) 상부까지의 깊이보다 깊어, 플레이트(PLATE) 상부를 노출시키는 콘택홀이 형성된 후에도 비트라인(BIT LINE) 상부를 노출시키는 콘택홀 형성을 위한 식각공정이 계속해서 진행되기 때문이다.
도 2는 실제로 캐패시터의 상부전극, 즉 플레이트 전극을 구성하는 TiN막 내에 펀치(Punch) 현상이 발생됨을 나타낸 SEM 사진으로, (a)는 캐패시터의 상부전극이 노출되는 부분을 (b)는 비트라인이 노출되는 부분을 나타낸다.
이와 같이, 플레이트 전극(PLATE)에 펀치 현상(P)이 발생하게 되면 후속으로 형성될 최종 금속배선(M1)과 플레이트 전극(PLATE) 간의 콘택 면적이 감소하여 이들 간의 콘택 저항을 증가시키는 문제를 유발한다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 캐패시터의 상부전극 및 비트라인과 전기적으로 연결되는 최종 금속 콘택 형성을 위한 식각공정시 캐패시터의 상부전극에 구멍이 뚫리는 펀치 현상의 발생을 방지하여 최종 금속 콘택과 캐패시터의 상부전극 간 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 서로 이격되어 단차를 갖도록 비트라인 및 캐패시터가 각각 형성되고, 상기 비트라인 상부에는 적어도 1층 이상의 제1 층간절연막이 형성된 기판을 제공하는 단계와, 상기 캐패시터의 상부전극 상에 상기 상부전극과 식각 선택비를 갖는 식각정지막을 형성하는 단계와, 상기 식각정지막을 포함하는 전체 구조 상부를 덮도록 제2 층간절연막을 형성하는 단계와, 상기 상부전극 및 상기 비트라인과 각각 대응되는 영역에 개구부를 갖는 식각 마스크를 이용하고, 상기 제1 및 제2 층간절연막과 상기 식각정지막 간의 식각 선택비를 이용한 제1 식각공정을 실시하여 상기 비트라인이 노출되도록 상기 제1 및 제2 층간절연막을 식각하는 단계와, 상기 식각정지막과 상기 상부전극 간의 식각 선택비를 이용한 제2 식각공정을 실시하여 상기 상부전극이 노출되도록 상기 식각정지막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 서로 이격되어 단차를 갖도록 비트라인 및 캐패시터가 각각 형성되고, 상기 비트라인 상부에는 제1 식각정지막이 개재된 복수의 제1 층간절연막이 형서된 기판을 제공하는 단계와, 상기 캐패시터의 상부전극 상에 상기 상부전극과 식각 선택비를 갖는 제2 식각정지막을 형성하는 단계와, 상기 제2 식각정지막을 포함하는 전체 구조 상부를 덮도록 제2 층간절연막을 형성하는 단계와, 상기 상부전극 및 상기 비트라인과 각각 대응되는 영역에 개구부를 갖는 식각 마스크를 이용하고, 상기 제2 층간절연막과 상기 제2 식각정지막 간의 식각 선택비를 이용한 제1 식각공정을 실시하여 상기 제2 식각정지막이 노출되도록 상기 제2 층간절연막을 식각하는 단계와, 상기 제1 식각정지막과 상기 제1 층간절연막 간의 식각 선택비를 이용한 제2 식각공정을 실시하여 상기 제1 식각정지막이 노출되도록 상기 제1 층간절연막을 식각하는 단계와, 상기 제2 식각정지막과 상기 제1 층간절연막 간의 식각 선택비를 이용한 제3 식각공정을 통해 상기 비트라인이 노출되도록 상기 제1 식각정지막 하부의 상기 제1 층간절연막을 식각하는 단계와, 상기 제2 식각정지막과 상기 상부전극 간의 식각 선택비를 이용한 제4 식각공정을 실시하여 상기 상부전극이 노출되도록 상기 제2 식각정지막을 식각하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
전술한 바와 같이, 기존에는 캐패시터의 상부전극 및 비트라인에 신호를 인가하는 금속 콘택 형성을 위한 식각공정시 비정질 실리콘막과의 식각 선택비가 낮은 C4F6, Ar 및 O2가 혼합된 혼합 가스를 이용하였다. 예컨대, 하기의 표 1과 같은 레시피(Recipe) 조건으로 금속 콘택 형성을 위한 식각공정을 진행하였다.
BARC(22″) M/E(6′30″) FLUSHING(10″) O/E(1′30″) Poly-Si loss E/R
○ ○ ○ 1384 213Å/Min
○ ○ ○ ○ 1472 58Å/Min
표 1을 참조하여 기존의 식각공정 순서를 설명하기로 한다.
먼저, 포토레지스트 패턴 저부의 반사방지막(BARC)을 약 22초간 식각한 후 주요 식각(Main Etch)공정을 약 6분 30초간 진행한다. 이때, 주요 식각공정은 캐패시터 상부를 덮는 최상부 층간절연막으로부터 캐패시터 형성용 층간절연막 저부에 증착되는 식각정지용 질화막 상부까지의 식각공정을 말한다.
이후에는, 주요 식각공정시 발생된 폴리머(polymer)들을 제거하기 위한 세정공정(FLUSHING)을 약 10초간 진행한 후, 선택적으로 오버 식각(Over Etch)공정을 약 1분 30초간 진행한다. 여기서, 오버 식각공정은 식각정지용 질화막으로부터 비트라인 상부까지의 식각공정을 말한다.
이때, 첫번째 식각 조건에 따르면 오버 식각공정을 진행하지 않고 두번째 식각 조건에 따르면 오버 식각공정을 진행하게 되는데, 표 1을 참조하면 오버 식각공정을 진행한 경우와 진행하지 않은 경우에 있어 폴리 실리콘의 손실량(Poly-Si loss) 차이가 발생함을 알 수 있다. 즉, 오버 식각공정을 진행하면 오버 식각공정을 진행하지 않았을 때보다 폴리 실리콘 손실량이 약 88Å 정도 더 많게 된다.
이러한 사항을 고려해 볼 때, 상기 표 1과 같은 식각 조건에 따라 비트라인 상부와 연결되는 최종 금속 콘택 형성을 위한 식각공정을 진행하다 보면 폴리 실리콘의 손실량(Poly-Si loss)이 과도해져 폴리 실리콘 저부의 캐패시터 상부전극에 구멍이 뚫리는 펀치 현상이 발생하게 되는 문제가 있음을 알 수 있다.
따라서, 본 발명에서는 최종 금속 콘택 형성을 위한 식각공정시 일정 시간동안 기존에 사용되던 식각 가스, 즉 C4F6, O2 및 Ar가 혼합된 혼합 가스에 폴리 실리콘(또는 비정질 실리콘)과 고선택비를 갖는 CH2F2가스를 첨가한 식각 가스, 즉 C4F6, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 적절히 이용함으로써, 최종 금속 콘택 형성을 위한 식각공정시 폴리 실리콘의 손실량을 최소화하여 후속 식각공정을 진행하는 동안 캐패시터의 상부전극에 펀치 현상이 발생하는 것을 방지할 수 있다. 여기서, 폴리 실리콘과 고선택비를 갖는다는 것은 다른 물질에 비하여 폴리 실리콘의 식각율이 현저히 낮다는 것을 의미한다. 따라서, C4F6, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 이용하여 식각공정을 진행하게 되면 폴리 실리콘은 거의 식각되지 않고 주변의 물질들이 쉽게 식각되게 된다.
특히, 본 발명은 비트라인 상부를 노출시키는 콘택홀 형성 후에는 캐패시터의 상부전극을 이루는 TiN과 고선택비를 갖는 Cl2 및 O2가 혼합된 혼합 가스를 이용하여 캐패시터의 상부전극 상에 존재하는 폴리 실리콘을 선택적으로 제거하고 캐패시터의 상부전극 상에서 식각이 멈추도록 한다. 따라서, 캐패시터의 상부전극을 노출시키기 위한 콘택홀 형성시 캐패시터의 상부전극에 펀치 현상이 발생하는 것을 방지함과 동시에 캐패시터의 상부전극 손상을 방지할 수 있다. 이를 통해, 본 발명은 최종 금속 콘택과 캐패시터 상부전극 간의 콘택 저항을 감소시킬 수 있고, 나아가서는 반도체 소자의 수율 향상 효과를 기대할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3 내지 도 7은 본 발명의 실시예에 따른 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위해 도시한 공정단면도이다. 여기서는, 설명의 편의를 위해 DRAM 소자에서 비트라인이 신장되는 방향으로 절단한 공정단면도를 도시하기로 한다.
먼저, 도 3에 도시된 바와 같이, STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxide of Silicon)공정을 통해 소자분리막(11)이 형성된 기판(10) 상에 복수의 액세스 트랜지스터용 게이트 전극(17)을 형성한다.
바람직하게, 게이트 전극(17)은 게이트 산화막(12), 게이트 도전층인 폴리실리콘막(13)과 텅스텐 실리사이드막(14) 및 질화막 하드마스크(15)가 차례로 적층된 구조로 형성한다.
이어서, 일반적인 스페이서 형성공정을 통해 게이트 전극(17)의 양측벽에 스페이서(18)를 형성한 후, 소스/드레인 이온주입공정을 실시하여 기판(10) 내에 소스/드레인(19)을 형성한다. 이때, 스페이서(18)는 산화막/질화막/산화막(Oxide/Nitride/Oxide, ONO)의 적층 구조로 형성하는 것이 바람직하다.
이어서, 게이트 전극(17) 사이로 노출된 빈 공간이 매립되도록 절연막(20)을 증착하고 일부 게이트 전극(17) 사이의 절연막(20)을 식각한 다음, 이로 인해 노출된 기판(10) 상의 빈 공간이 매립되도록 플러그용 도전물질을 증착하여 랜딩 플러그(21)를 형성한다.
이어서, 랜딩 플러그(21)를 포함한 전체 구조 상부에 층간절연막(22, ILD : Inter Layer Dielectric)을 증착한 후, 비트라인 형성공정을 진행한다. 예컨대, 랜딩 플러그(21) 일부가 노출되고 소스/드레인(19) 및 일부 게이트 전극(17)의 상부가 노출되도록 층간절연막(22; 이하, 제1 층간절연막이라 함)을 식각하여 콘택홀(미도시)을 형성한 후, 콘택홀을 포함한 제1 층간절연막(22) 상부의 단차를 따라 비트라인 형성물질을 증착 및 패터닝(patterning)하여 비트라인(27)을 형성한다.
바람직하게는, 비트라인 형성물질은 확산 방지막(diffusion barrier layer)으로 기능하는 TiN/Ti 적층막(23), 비트라인 도전층으로 기능하는 텅스텐(W)막(24) 및 하드마스크용 질화막(25)으로 이루어진다. 또한, 제1 층간절연막(22)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 비트라인(27) 형성공정이 완료된 전체 구조 상부에 층간절연막(28; 이하, 제2 층간절연막이라 함)을 증착한 후, 소정의 마스크 패턴을 이용한 식각공정을 실시하여 제2 층간절연막(28)과 제1 층간절연막(22) 일부를 식각한다.
이어서, 이러한 식각으로 인해 형성된 콘택홀(미도시)이 매립되도록 플러그용 도전물질을 증착한 후 이를 평탄화하여 캐패시터를 연결하는 콘택 플러그인 스토리지노드 콘택(29)을 형성한다. 이때, 제2 층간절연막(28)은 제1 층간절연막(22)과 같이 산화막 계열의 물질로 형성한다.
이어서, 스토리지노드 콘택(29)을 포함한 제2 층간절연막(28) 상에 식각정지용 질화막(30)을 증착한 후, 식각정지용 질화막(30) 상에 캐패시터 형성용 층간절연막(33; 이하, 제3 층간절연막이라 함)을 증착한다. 이때, 제3 층간절연막(33)은 제2 층간절연막(28)과 같이 산화막 계열의 물질로 형성한다.
이어서, 제3 층간절연막(33) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 일부 영역이 개방(open)된 구조의 포토레지스트 패턴(미도시)을 형성한다.
이어서, 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여 스토리지노드 콘택(29)이 각각 노출되도록 제3 층간절연막(33) 및 식각정지용 질화막(30)을 선택적으로 식각한다. 이로써, 스토리지노드 콘택(29)을 각각 노출시키는 복수의 콘택홀(미도시)이 형성된다.
이어서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 콘택홀의 내부면을 따라 캐패시터의 하부전극(또는, 스토리지노드; 35)을 형성한다. 예컨대, 콘택홀을 포함한 제3 층간절연막(33) 상부의 단차를 따라 캐패시터의 하부전극 물질, 예컨대 TiN을 증착한 후, 전면식각공정(etch-back)과 같은 평탄화공정을 실시하여 콘택홀의 내부면에만 캐패시터의 하부전극(35)을 형성한다.
이어서, 캐패시터의 하부전극(35) 사이의 제3 층간절연막(33) 및 식각정지용 질화막(30)을 선택적으로 식각하여 제거한다. 이로써, 서로 전기적으로 분리된 복수의 실린더형 캐패시터의 하부전극(35)이 형성된다.
이어서, 캐패시터 하부전극(35)을 포함한 제3 층간절연막(33) 상부의 단차를 따라 유전막(36)을 증착한 후, 콘택홀이 매립되도록 유전막(36) 상에 캐패시터의 상부전극(37)을 형성한다. 바람직하게는, 캐패시터의 상부전극(37)은 500Å의 두께로 TiN을 증착하여 형성한다.
이어서, 마스크공정 및 식각공정을 실시하여 일부 영역의 캐패시터의 상부전극(37) 및 유전막(36)을 선택적으로 식각한다. 이로써, 캐패시터의 하부전극(35)/유전막(36)/캐패시터의 상부전극(37)으로 이루어진 디램 셀 캐패시터(39)가 완성된다. 여기서, 캐패시터의 하부전극(35) 및 상부전극(37)은 TiN으로 형성하는 것이 바람직하다.
이어서, 캐패시터의 상부전극(37) 상에 후속 식각공정으로부터 캐패시터의 상부전극(37)을 보호하기 위한 일종의 보호막으로 캐패시터의 상부전극(37)과 식각 선택비가 다른 비정질 실리콘막(40)을 증착한다. 바람직하게는, 비정질 실리콘막(40)은 약 800Å의 두께로 증착하는 것이 바람직하다.
이때, 비정질 실리콘막(40)은 비전도성 폴리 실리콘막 또는 전도성 실리콘 게르마늄(SiGe)막으로 대체될 수 있다.
이어서, 비정질 실리콘막(40) 상에 최종적으로 층간절연막(41; 이하, 제4 층간절연막이라 함)을 증착한다.
이어서, 도 4 내지 도 7에 도시된 바와 같이, 캐패시터의 상부전극(37) 및 비트라인(27)에 신호를 전달하기 위한 최종 금속 콘택 형성공정을 진행한다. 특히, 최종 금속 콘택 형성공정은 마스크 공정 및 식각공정을 4차로 나누어 실시하되, 4차례에 걸친 식각공정은 각각 서로 다른 식각 가스를 사용하여 실시한다.
바람직하게는, 1차 식각공정시에는 비정질 실리콘막(40)이 손실되지 않도록 하기 위하여 비정질 실리콘막과 고선택비를 갖는 식각가스를 이용하여 제4 층간절연막(41) 상부로부터 제3 층간절연막(33)의 일정 깊이까지 식각하고, 2차 식각공정시에는 질화막과 고선택비를 갖는 식각가스를 이용하여 제3 층간절연막(33)을 식각한다. 그리고, 3차 식각공정시에는 다시 비정질 실리콘막(40)과 고선택비를 갖는 식각가스를 이용하여 식각정지용 질화막(30)으로부터 비트라인(27)을 구성하는 하드마스크용 질화막(25)까지 식각함으로써 비트라인(27) 상부를 노출시키는 콘택홀을 형성하고, 4차 식각공정시에는 캐패시터의 상부전극(37)을 이루는 TiN과 고선택비를 갖는 식각가스를 이용하여 캐패시터의 상부전극(37) 손상 없이 캐패시터의 상부전극(37)을 노출시키는 콘택홀을 형성한다.
이를 통해, 최종 금속 콘택 형성을 위한 식각공정시 최종적으로 캐패시터의 상부전극(37) 상부에서 식각이 정지되도록 하여, 캐패시터의 상부전극(37)에서 펀치 현상이 발생하는 것을 방지할 수 있다. 따라서, 캐패시터의 상부전극(37)과 최종 금속 콘택 간의 콘택 면적을 증가시켜 캐패시터의 상부전극(37)과 최종 금속 콘택 간의 콘택 저항을 감소시킬 수 있다.
이하에서는, 구체적으로 도면을 참조하여 최종 금속 콘택 형성공정에 대해 설명하기로 한다.
먼저, 도 4에 도시된 바와 같이, 최종 금속 콘택 형성을 위한 콘택 영역이 개방된 구조의 포토레지스트 패턴(42)을 형성한다. 그런 다음, 비정질 실리콘막(40)과 고선택비를 갖는 CH2F2 가스를 포함하는 식각 가스, 예컨대 C4F8, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 이용한 1차 식각공정(43)을 실시하여 복수의 콘택홀(45a, 45b)을 형성한다.
이러한 1차 식각공정(43)시에는 비정질 실리콘막(40)과 고선택비를 갖는 CH2F2 가스를 함유한 식각 가스를 이용하여 산화막 계열의 제4 층간절연막(41)을 약 30% 이상 과도 식각하게 되므로, 비정질 실리콘막(40) 상부에서 일단 식각이 멈추게 되고 비정질 실리콘막(40)이 존재하지 않는 영역에서는 제4 층간절연막(41) 뿐만 아니라 제3 층간절연막(33)의 일부가 일정 깊이 과도 식각되게 된다. 여기서, 1차 식각공정(43)은 과도 식각을 진행하기 위해서 약 3~5분간, 바람직하게는 4분간 실시한다.
다음으로, 2차 식각공정(46)시에는 도 5에 도시된 바와 같이, 식각정지용 질화막(30)과 고선택비를 갖는 식각 가스, 예컨대 C4F6, O2 및 Ar가 혼합된 혼합 가스를 이용하여 콘택홀(45b)의 저부로 노출된 산화막 계열의 제3 층간절연막(33)만을 선택적으로 식각한다. 따라서, 식각정지용 질화막(30) 상부에서 식각이 멈추게 된다. 여기서, 2차 식각공정(46)은 약 2~3분간, 바람직하게는 2분 30초간 실시한다.
이러한 2차 식각공정(46)시에는 질화막(30)과 고선택비를 갖는 혼합 가스를 사용하므로 식각정지용 질화막(30)은 손실되지 않고 산화막 계열의 제3 층간절연막(33)이 식각된다. 이때에는, 도면에 도시하진 않았지만 콘택홀(45a)의 저부로 노출된 비정질 실리콘막(40) 또한 일정 두께 손실될 수 있다.
이어서, 1차 및 2차 식각공정(43, 46)으로 인해 생성된 폴리머(polymer)를 제거하기 위한 세정공정을 더 실시할 수 있다. 바람직하게는, 세정공정은 약 10초간 실시한다.
그 다음으로, 3차 식각공정(47)시에는 도 6에 도시된 바와 같이, 다시 비정질 실리콘막(40)과 고선택비를 갖는 CH2F2 가스를 포함하는 식각 가스를 이용한다. 즉, 3차 식각공정(47)시에는 C4F8, CH2F2 , O2 및 Ar가 혼합된 혼합 가스를 이용하여 콘택홀(45c)의 저부로 노출된 식각정지용 질화막(30), 제2 층간절연막(28) 및 하드마스크용 질화막(25)을 식각함으로써, 비트라인(27)을 구성하는 텅스텐막(24)이 노출되도록 한다. 여기서, 3차 식각공정(47)은 약 1~2분간, 바람직하게는 1분 30초간 실시한다.
이러한 3차 식각공정(47)시에는 비정질 실리콘막(40)과 고선택비를 갖는 혼합 가스를 사용하므로 노출된 비정질 실리콘막(40)은 손실되지 않고 주변의 절연막들이 식각된다.
이어서, 4차 식각공정(48)시에는 도 7에 도시된 바와 같이, 캐패시터의 상부전극(37)을 이루는 금속, 예컨대 TiN과 고선택비를 갖는 식각 가스, 예컨대 Cl2 및 O2가 혼합된 혼합 가스를 이용하여 콘택홀(45a)의 저부로 노출된 비정질 실리콘막(40)만을 선택적으로 식각하고 캐패시터의 상부전극(37) 상부에서는 식각이 멈추도록 한다. 이로써, 새로운 콘택홀(45e)이 형성된다.
이를 통해, 콘택 영역에 콘택홀 형성시 캐패시터의 상부전극(37)에 펀치 현상이 발생하는 것을 억제할 수 있다. 따라서, 캐패시터의 상부전극(37)과 후속공정을 통해 형성될 최종 금속 콘택(미도시) 간의 콘택 저항을 감소시켜 수율(yield) 향상 효과를 얻을 수 있다.
도 8은 본 발명의 실시예에 따라 형성된 캐패시터를 구비한 반도체 소자를 도시한 SEM 사진으로, (a)는 캐패시터의 상부전극이 노출되는 부분을 (b)는 비트라인이 노출되는 부분을 나타낸다. 도 8을 참조하면, 캐패시터의 상부전극을 이루는 TiN 상부의 비정질 실리콘막(Si) 내에만 콘택홀(C)이 형성된 것을 볼 수 있다. 즉, 최종 금속 콘택 형성을 위한 콘택홀 형성시 캐패시터의 상부전극인 TiN에 펀치 현상이 발생하는 것이 방지되고 캐패시터의 상부전극 상부에서 식각이 안정적으로 멈추게 되어 캐패시터의 상부전극 손상이 방지됨을 알 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 최종 금속 콘택 형성을 위한 식각공정시 일정 시간동안 비정질 실리콘막(또는 폴리 실리콘막)과 고선택비를 갖는 CH2F2가스가 함유된 C4F6, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 적절히 이용함으로써, 최종 금속 콘택 형성을 위한 식각공정시 폴리 실리콘의 손실량을 최소화하여 후속 식각공정을 진행하는 동안 캐패시터의 상부전극에 펀치 현상이 발생하는 것을 방지할 수 있다.
또한, 비트라인의 상부 표면을 노출시킨 후 캐패시터의 상부전극과 고선택비를 갖는 Cl2 및 O2가 혼합된 혼합 가스를 이용하여 캐패시터의 상부전극 상에 존재하는 비정질 실리콘막을 식각함으로써, 캐패시터의 상부전극 상에서 식각이 멈추도록 하여 캐패시터의 상부전극 손상을 방지할 수 있다.
이를 통해, 캐패시터의 상부전극과 최종 금속 콘택 간의 콘택 면적을 증가시켜 이들 간의 콘택 저항을 감소시킬 수 있다. 나아가서는, 캐패시터를 구비하는 반도체 소자의 수율 향상 효과를 기대할 수 있다.

Claims (18)

  1. 서로 이격되어 단차를 갖도록 비트라인 및 캐패시터가 각각 형성되고, 상기 비트라인 상부에는 적어도 1층 이상의 제1 층간절연막이 형성된 기판을 제공하는 단계;
    상기 캐패시터의 상부전극 상에 상기 상부전극과 식각 선택비를 갖는 식각정지막을 형성하는 단계;
    상기 식각정지막을 포함하는 전체 구조 상부를 덮도록 제2 층간절연막을 형성하는 단계;
    상기 상부전극 및 상기 비트라인과 각각 대응되는 영역에 개구부를 갖는 식각 마스크를 이용하고, 상기 제1 및 제2 층간절연막과 상기 식각정지막 간의 식각 선택비를 이용한 제1 식각공정을 실시하여 상기 비트라인이 노출되도록 상기 제1 및 제2 층간절연막을 식각하는 단계; 및
    상기 식각정지막과 상기 상부전극 간의 식각 선택비를 이용한 제2 식각공정을 실시하여 상기 상부전극이 노출되도록 상기 식각정지막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 식각정지막은 비정질 실리콘, 비전도성 폴리 실리콘 및 전도성 실리콘 게르마늄 중 어느 하나의 물질로 형성하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 층간절연막은 산화막 계열의 물질로 형성하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 식각공정은 C4F8, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 이용하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 상부전극은 TiN으로 형성하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 식각공정은 Cl2및 O2가 혼합된 혼합 가스를 이용하는 반도체 소자의 제조방법.
  7. 제 1 항 내지 제 6 항 중 어느 하나의 항에 있어서,
    상기 제2 식각공정시에는 상기 제1 식각공정에서 사용하는 상기 식각 마스크와 동일한 식각 마스크를 사용하는 반도체 소자의 제조방법.
  8. 서로 이격되어 단차를 갖도록 비트라인 및 캐패시터가 각각 형성되고, 상기 비트라인 상부에는 제1 식각정지막이 개재된 복수의 제1 층간절연막이 형서된 기판을 제공하는 단계;
    상기 캐패시터의 상부전극 상에 상기 상부전극과 식각 선택비를 갖는 제2 식각정지막을 형성하는 단계;
    상기 제2 식각정지막을 포함하는 전체 구조 상부를 덮도록 제2 층간절연막을 형성하는 단계;
    상기 상부전극 및 상기 비트라인과 각각 대응되는 영역에 개구부를 갖는 식각 마스크를 이용하고, 상기 제2 층간절연막과 상기 제2 식각정지막 간의 식각 선택비를 이용한 제1 식각공정을 실시하여 상기 제2 식각정지막이 노출되도록 상기 제2 층간절연막을 식각하는 단계;
    상기 제1 식각정지막과 상기 제1 층간절연막 간의 식각 선택비를 이용한 제2 식각공정을 실시하여 상기 제1 식각정지막이 노출되도록 상기 제1 층간절연막을 식 각하는 단계;
    상기 제2 식각정지막과 상기 제1 층간절연막 간의 식각 선택비를 이용한 제3 식각공정을 통해 상기 비트라인이 노출되도록 상기 제1 식각정지막 하부의 상기 제1 층간절연막을 식각하는 단계; 및
    상기 제2 식각정지막과 상기 상부전극 간의 식각 선택비를 이용한 제4 식각공정을 실시하여 상기 상부전극이 노출되도록 상기 제2 식각정지막을 식각하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 식각정지막은 비정질 실리콘, 비전도성 폴리 실리콘 및 전도성 실리콘 게르마늄 중 어느 하나의 물질로 형성하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 층간절연막은 산화막 계열의 물질로 형성하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 및 제3 식각공정은 C4F8, CH2F2, O2 및 Ar가 혼합된 혼합 가스를 이용하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제1 식각공정은 적어도 30% 이상 오버 식각공정을 실시하는 반도체 소자의 제조방법.
  13. 제 10 항에 있어서,
    상기 제1 식각정지막은 질화막 계열의 물질로 형성하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제2 식각공정은 C4F6, O2 및 Ar가 혼합된 혼합 가스를 이용하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 상부전극은 TiN으로 형성하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 제4 식각공정은 Cl2 및 O2가 혼합된 혼합 가스를 이용하는 반도체 소자의 제조방법.
  17. 제 8 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 제2 내지 제4 식각공정시에는 모두 상기 제1 식각공정에서 사용하는 상기 식각 마스크와 동일한 식각 마스크를 사용하는 반도체 소자의 제조방법.
  18. 제 8 항 내지 제 16 항 중 어느 하나의 항에 있어서,
    상기 제2 식각공정을 실시한 후, 세정공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
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