JP2004047525A - コンタクトホール形成方法 - Google Patents
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Abstract
【解決手段】その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とからなる
【選択図】 図2H
Description
【発明の属する技術分野】
本発明は半導体製造工程に係り、特にコンタクトホール形成方法に関する。
【0002】
【従来の技術】
現在、半導体記憶素子としては、トレンチ型DRAMやスタックト型DRAM及びFLASH記憶素子が挙げられる。ウェハのサイズを縮小するために、従来の半導体製造工程において、セルフアラインコンタクト(Self Aligned Contact、SAC)法によりゲート導電構造同士間の間隔を定義する。これにより、その間隔は有効に縮小される。
【0003】
図1A―1Fは従来のSAC法によるコンタクトホール形成工程を示す断面図である。
【0004】
図1Aにおいて、先ず、P型シリコン基板10を提供する。該基板10は、活性領域(AA)同士を分離するための複数の浅トレンチ分離(Shallow Trench Isolation、STI)領域12と、基板10表面に形成されるゲート絶縁層14と、ゲート絶縁層14表面に形成される複数のゲート導電構造161―164(各ゲート導電構造のワード線は多結晶シリコン層177とタングステンシリコン層18と窒化シリコン被覆層19とからなる)と、基板10表面であってゲート導電構造161―164同士間の隙間に当たる表面部分にそれぞれ形成される複数のN−型イオン注入領域20とを有する。
【0005】
次に、図1Bにおいて、多結晶シリコン層17及びタングステンシリコン層18の側壁に酸化シリコンスペーサ(Spacer)22を成長してから各ゲート導電構造161−164の側壁に窒化シリコンスペーサ(Spacer)24を形成する。この後、ゲート導電構造161―164及び窒化シリコンスペーサ24をマスクとして、N−型イオン注入領域20の露出部分においてN+型イオン注入領域26を形成する。ここで、N+型イオン注入領域26はソース/ドレイン領域とするが、N−型イオン注入領域20はLDD(lightly doped drain)とする。
【0006】
次に、図1Cにおいて、基板10の全表面において窒酸化シリコン(SiON)ライナ層(Liner)28を堆積する。この後、堆積法及びCMP(化学的機械的研磨)法を以って、ゲート導電構造161―164同士間の隙間を充填するように窒酸化シリコンライナ層28に表面が平坦な内層誘電(Inter−Layer Dielectric, ILD)層30を形成する。ILD層30の材質としては、BPSG(Boro−Phspho Silicate Glass)やHDP(High Density Plasma)酸化シリコン、TEOS(Tetraethylorthosilicate)のいずれかまたはその組合せが用いられる。
【0007】
次に、図1Dにおいて、ILD層30に、ビット線コンタクトホールパターンを有する第一のパターン化フォトレジスト層31を形成する。この後、ゲート導電構造162と163の間にあるILD層30及び窒酸化シリコンライナ層28を除去することにより、N+型イオン注入領域26を露出させるビット線コンタクトホール32を形成する。
【0008】
次に、図1Eにおいて、第一のパターン化フォトレジスト層31を除去してからビット線コンタクトホール32内に第一の導電層を堆積する。この後、エッチバックでビット線コンタクトホール32内の第一の導電層を所定の高さとなるようにエッチングする。ここで、残留される第一の導電層はビット線コンタクトプラグ34とする。
【0009】
次に、図1Fにおいて、基板10表面において内部接続線コンタクトホールパターンを有する第二のパターンフォトレジスト層35を形成する。この後、所定の領域においてIDL層30と窒酸化シリコンライナ層28及び窒化シリコン被覆層19を部分的に除去することにより、第一の内部接続線コンタクトホール36及び第二の内部接続線コンタクトホール38を形成する。ここで、第一の内部接続線コンタクトホール36はゲート導電構造161の上方に形成されタングステンシリコン層18表面を露出させるものである。一方、第二の内部接続線コンタクトホール38はゲート導電構造164の外側に形成されN+型イオン注入領域26を露出させるものである。第二のパターン化フォトレジスト層35を除去すると、第一のコンタクトホール36、第二のコンタクトホール38及び第三のコンタクトホール32が形成される。
【0010】
【発明が解決しようとする課題】
しかしながら、前記のSAC法によるコンタクトホール形成方法において下記のような欠点がある。
【0011】
(1)STI領域と活性領域との段差が大き過ぎて、リソグラフィを施す際アライメントの精度が低い。更に、CMP法によるILD層30の厚さまたは平坦特性は良好でない場合、コンタクトホールのエッチング輪郭に悪影響に与え、そして、例えばビット線とワード線のショートやビット線コンタクトホール無効等の内部接続線構造上の問題が発生する。特に、素子サイズを益々縮小させるという設計規則の進化に伴ってこのような問題は一層深刻になる。
【0012】
(2)ビット線コンタクトホール32のSACエッチングを行う場合、ILD層30とライナ層28とのエッチング選択比が小さくてエッチング停止の能力が足りないため、浅トレンチ分離領域12において割れ目(Seam、シーム)が生じてビット線コンタクトプラグ34と基板10の間にジャンクションリークが発生する。
【0013】
(3)SAC法を施すため窒化シリコン被覆層19を厚くする必要がある。これにより、製造中熱吸収が増加する。よって、製品の電気的特性(例えばVt、Idsat、Ioff)は劣化する。
【0014】
(4)素子サイズを更に縮小する場合、リソグラフィとエッチングの実施は難しい。
【0015】
(5)被覆層19とスペーサ24の材質としては窒化シリコンまたは窒酸化シリコンしか利用できないため、製造材料の使用が限定されるばかりか、多結晶シリコン層17の漏電問題も一層悪化する。
【0016】
前記のような問題点を解決するために、本発明の目的は、新規かつ有用なコンタクトホール形成方法を提供することにある。
【0017】
【課題を解決するための手段】
前記目的を達成するための本発明の
前記目的を達成するための本発明のコンタクトホール形成方法は、(1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、(2)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、(3)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、(4)前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とから構成される。
【0018】
また、本発明のコンタクトホール形成方法は(1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、(2)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、(3)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、(4)前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、(5)前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【0019】
また、本発明のコンタクトホール形成方法は、(1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、(2)前記基板表面において順応的にライナ層を形成する段階と、(3)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を露出させるように、前記ライナ層であって前記第二と第三のゲート導電構造の間に当たる部分を除去する段階と、(4)前記基板表面に順応的に金属配線層を形成する段階と、(5)前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように、前記金属配線層を部分的に除去する段階と、(6)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、(7)前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、(8)前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とから構成される。
【0020】
また、前記基板は、更に、それぞれ前記第一と第二のゲート導電構造の間及び前記第三と第四のゲート導電構造の間に設けられ前記活性領域を定義するための複数の浅トレンチ分離領域を備えても良い。
【0021】
また、各ゲート導電構造はそれぞれゲート層と被覆層とから構成されても良い。
【0022】
また、前記被覆層の材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのいずれかから構成されても良い。
【0023】
また、前記内層誘電層の材質はBPSG、HDP酸化シリコン及びTEOSのうち少なくとも一種から構成されても良い。
【0024】
また、各ゲート導電構造の側壁にスペーサを形成しても良い。
【0025】
また、前記スペーサの材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのうち少なくとも一種から構成されても良い。
【0026】
また、前記ライナ層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる部分表面を露出させるために第一のパターン化レジスト層を形成する段階と、前記第一のパターン化フォトレジスト層をマスクとして前記ライナ層をエッチングする段階と、前記第一のパターン化フォトレジスト層を除去する段階と構成されても良い。
【0027】
また、前記ライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかから構成されても良い。
【0028】
また、前記金属配線層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を被覆するように第二のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記金属配線層をエッチングする段階と、前記第二のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【0029】
また、前記の表面が平坦な内層誘電層の形成方法は前記基板表面において全面的に内層誘電層を形成する段階と、平坦化処理を施す段階と構成されても良い。
【0030】
また、前記平坦化処理はCMP法を用いることができる。
【0031】
また、前記第一乃至第三のコンタクトホールの形成方法は、前記第一のゲート導電構造の上方と前記金属配線層表面及び前記第四のゲート導電構造の外側に当たる基板の部分表面を露出させるために第三のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングする段階と、前記第三のパターン化フォトレジスト層を除去する段階とから構成されても良い。
【0032】
【発明の実施の形態】
前記の目的を達成して従来の欠点を除去するための課題を実行する本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【0033】
図2A―2Jは本発明に係るコンタクトホール形成方法を示す断面図である。
【0034】
図2Aにおいて、先ず、基板50を提供する。該基板50は、例えば、P型シリコン基板であって、活性領域(AA)同士を隔離するための複数の浅トレンチ分離領域52と、基板50表面に形成されるゲート絶縁層54と、ゲート絶縁層54表面に形成される複数のゲート導電構造561―564(各ゲート導電構造は多結晶シリコン層57とタングステンシリコン層58と被覆層59とからなる)と、基板50表面であってゲート導電構造561―564同士間に当たる表面部分にそれぞれ形成される複数のN−型イオン注入領域60とを有する。ここで、被覆層59の材質は窒化シリコンや窒酸化シリコンまたは酸化シリコンが用いられる。
【0035】
次に、図2Bにおいて、多結晶シリコン層57及びタングステンシリコン層58の側壁に第一のスペーサ62を形成してから各ゲート導電構造561−564の側壁に第二のスペーサ64を形成する。ここで、第一のスペーサ62の材質は例えば酸化シリコンであり、第二のスペーサ64の材質は窒化シリコン、窒酸化シリコン及び酸化シリコンのいずれかであり得る。この後、ゲート導電構造561―564及び第二のスペーサ64をマスクとして、N−型イオン注入領域60の露出部分においてN+型イオン注入領域66を形成する。ここで、N+型イオン注入領域66はソース/ドレイン領域とするが、N−型イオン注入領域60はLDDとする。
【0036】
次に、図2Cにおいて、基板50の全表面においてライナ層68を堆積する。このライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかであり得る。
【0037】
次に、図2Dにおいて、第一のパターン化フォトレジスト層69を用いリソグラフィ及びエッチングを行うことにより、ゲート導電構造562と563の間にあるN+型イオン注入領域66を露出させるようにライナ層68を部分的に除去する。
【0038】
次に、図2Eにおいて、第一のパターン化フォトレジスト層69を除去し、そして、基板50の全表面において全面的に金属配線層70を形成する.該金属配線層70の材質としては多結晶シリコン(Poly−Silicon)または窒化チタン(TiN)が用いられる。
【0039】
次に、図2Fにおいて、第二のパターン化フォトレジスト層71をマスクとすると共にライナ層68をエッチング停止層としてリソグラフィ及びエッチングを施すことにより、ゲート導電構造562と563の間にある金属配線層70の部分のみを残すように金属配線層70を部分的に除去する。ここで、第二のパターン化フォトレジスト層71は第一のパターン化フォトレジスト層69の逆パターン(Reverse Tone)であって良い。
【0040】
次に、図2Gにおいて、第二のパターン化フォトレジスト層71を除去する。この後、堆積法及びCMP法を以って、ゲート導電構造561―564同士間の隙間を充填するように基板50の全表面において表面が平坦なILD層72を形成する。ILD層70の材質としては、BPSGやHDP酸化シリコン、TEOSのいずれかまたはその組合せが用いられる。
【0041】
次に、図2Hにおいて、ILD層72に、コンタクトホールパターンを有する第三のパターン化フォトレジスト層73を形成する。この後、所定の領域においてIDL層72とライナ層68及び被覆層59を部分的に除去することにより、ビット線コンタクトホール742と第一の内部接続線コンタクトホール741及び第二の内部接続線コンタクトホール743を形成する。ここで、ビット線コンタクトホール742はゲート導電構造562と563の間にある電気接続パッド70aの上方に形成される。また、該ビット線コンタクトホール742をエッチングする際電気接続パッド70aをエッチング停止層とする。一方、第一の内部接続線コンタクトホール741は、ゲートコンタクトホール(CG)であって、ゲート導電構造561の上方に形成されタングステンシリコン層58表面を露出させるものである。また、第三の内部接続線コンタクトホール743はドレインコンタクトホール(CD)であって、ゲート導電構造564の片側に形成されN+型イオン注入領域66を露出させるものである。このように、本発明方法によるコンタクトホールの製造が完成される。そして、このようなコンタクトホール内に金属プラグを充填すると、内部接続線が形成される。
【0042】
なお、硼素イオンや燐イオンがシリコン基板に拡散することを防止し素子の安定性を確保するために、ライナ層の材質は窒化シリコンであれば、ILD層の材質としてはBPSGを用いて良いが、ライナ層の材質としては酸化シリコンであれば、ILD層の材質は硼素や燐を含有しない誘電材を用いて良い。
【0043】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【0044】
【発明の効果】
前記の通り、本発明は(1)ビット線コンタクトホールのエッチング停止層として基板のビット線コンタクトホール領域の部分に金属配線層を形成するこtにより、エッチング選択比が向上することと、(2)ビット線コンタクトホールと内部接続線コンタクトホールが同時に形成されることを特徴とする。
【0045】
従来の技術に比べると、本発明の方法は以下の利点を有する。
【0046】
(1)本発明において基板に金属配線層を形成した後に、多結晶シリコンと酸化シリコンの高選択比を以ってコンタクトホールのエッチングを行うため、従来のようにSAC法によるコンタクトホールのエッチング輪郭の欠陥や内部接続線構造のショート及びコンタクトホール無効等の問題が発生しない。
【0047】
(2)本発明において、第一のパターンフォトレジスト層をマスクとして利用することにより、容易に第二と第三のゲート導電構造の間にあるライナ層を除去することができ、シリコン凹下の深さが大きくなることが発生し難いし、且つ、浅トレンチ分離領域においてシームが生じることが避けられる。従って、コンタクトプラグと基板の間におけるジャンクションリークの発生が防止される。
【0048】
(3)ビット線コンタクトホール内の金属配線層とシリコン基板とのオーミックコンタクトは非常に良いため、安定なコンタクト抵抗を提供することができる。
【0049】
(4)本発明において被覆層を薄くすることができるため、これにより、製造中熱吸収が減少する。よって、製品の電気的品質が向上する。
【0050】
(5)素子サイズが更に縮小しても、本発明方法を利用すれば、従来のSAC法によるリソグラフィ及びエッチング上の問題が生じない。
【0051】
(6)本発明において被覆層と第二のスペーサの材質としては、窒化シリコンまたは窒酸化シリコンの以外、酸化シリコンを利用しても良い。従って、製造材料の使用が減少される。
【図面の簡単な説明】
【図1A】従来のSAC法によるコンタクトホール形成工程の一部分段階を示す断面図である。
【図1B】図1Aに示す段階に続く段階を示す断面図である。
【図1C】図1Bに示す段階に続く段階を示す断面図である。
【図1D】図1Cに示す段階に続く段階を示す断面図である。
【図1E】図1Dに示す段階に続く段階を示す断面図である。
【図1F】図1Eに示す段階に続く段階を示す断面図である。
【図2A】本発明の実施例のコンタクトホール形成方法による製造肯定の一部分段階を示す平面図である。
【図2B】図2Aに示す段階に続く段階を示す断面図である。
【図2C】図2Bに示す段階に続く段階を示す断面図である。
【図2D】図2Cに示す段階に続く段階を示す断面図である。
【図2E】図2Dに示す段階に続く段階を示す断面図である。
【図2F】図2Eに示す段階に続く段階を示す断面図である。
【図2G】図2Fに示す段階に続く段階を示す断面図である。
【図2H】図2Gに示す段階に続く段階を示す断面図である。
【符号の説明】
10、50 基板
12、52 浅トレンチ分離領域
14、54 ゲート絶縁層
17、52 多結晶シリコン層
18、58 タングステンシリコン層
19、59 窒化シリコン被覆層
20、60 LDD
22、62 酸化シリコンスペーサ
24、64 窒化シリコンスペーサ
26、66 ソース/ドレイン領域
28、68 ライナ層
30、72 内層誘電層
32、742 ビット線コンタクトホール
34 ビット線コンタクトプラグ
70 金属配線層
73 第三のパターン化フォトレジスト層
161―164、561―564 ゲート導電構造
31、69 第一のパターン化フォトレレジスト層
35、71 第二のパターン化フォトレレジスト層
36、741 第一の内部接続線コンタクトホール
38、743 第二の内部接続線コンタクトホール
Claims (19)
- (1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
(2)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、
(3)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
(4)前記金属配線層表面を露出させるように、前記内層誘電層内にビット線コンタクトホールを形成する段階とからなるコンタクトホール形成方法。 - (1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
(2)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分に順応的に金属配線層を形成する段階と、
(3)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
(4)前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、
(5)前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とからなることを特徴とするコンタクトホール形成方法。 - (1)その表面に順に隣接する第一乃至第四のゲート導電構造を設けかつ前記第二及び第三のゲート導電構造を活性領域に位置させてなる基板を提供する段階と、
(2)前記基板表面において順応的にライナ層を形成する段階と、
(3)前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を露出させるように、前記ライナ層であって前記第二と第三のゲート導電構造の間に当たる部分を除去する段階と、
(4)前記基板表面に順応的に金属配線層を形成する段階と、
(5)前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように、前記金属配線層を部分的に除去する段階と、
(6)前記金属配線層を被覆すると共に前記第一と第二のゲート導電構造との隙間及び前記第三と第四のゲート導電構造との隙間を充填するように、前記基板の全表面において表面が平坦な内層誘電層を形成する段階と、
(7)前記内層誘電層表面にパターン化フォトレジスト層を形成する段階と、
(8)前記パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングすることにより、前記第一のゲート導電構造の上部を露出させる第一のコンタクトホールと前記金属配線層表面を露出させる第二のコンタクトホール及び前記第四のゲート導電構造の外側に当たる基板表面部分を露出させる第三のコンタクトホールを同時に形成する段階とからなることを特徴とするコンタクトホール形成方法。 - 前記金属配線層の材質は多結晶シリコンまたは窒化チタンであることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記金属配線層の形成方法は、前記基板の全表面において順応的に金属配線層を形成する段階と、前記金属配線層の前記第二と第三のゲート導電構造の間に当たる部分を残すように前記金属配線層を除去する段階とからなることを特徴とする請求項1または2に記載のコンタクトホール形成方法。
- 前記の表面が平坦な内層誘電層の形成方法は前記基板表面において全面的に内層誘電層を形成する段階と、平坦化処理を施す段階とからなることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記平坦化処理はCMP法で行われることを特徴とする請求項6記載のコンタクトホール形成方法。
- 前記ビット線コンタクトホールの形成方法は、前記金属配線層表面を露出するようにパターン化フォトレジスト層を形成する段階と、該パターン化フォトレジスト層をマスクとして前記内層誘電層をエッチングする段階と、前記パターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項1に記載のコンタクトホール形成方法。
- 前記ビット線コンタクトホールの形成段階において、同時に、第一のゲート導電構造の上部を露出させる第一の内部接続線コンタクトホールと第四のゲート導電構造の外側に当たる基板表面部分を露出させる第二の内部接続線コンタクトホールをも形成することを特徴とする請求項1に記載のコンタクトホール形成方法。
- 各ゲート導電構造はそれぞれゲート層と被覆層とからなることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記被覆層の材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのいずれかからなることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記内層誘電層の材質はBPSG、HDP酸化シリコン及びTEOSのうち少なくとも一種からなることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 各ゲート導電構造の側壁にスペーサを形成することを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記スペーサの材質は窒化シリコンと窒酸化シリコン及び酸化シリコンのうち少なくとも一種からなることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記基板は、更に、それぞれ前記第一と第二のゲート導電構造の間及び前記第三と第四のゲート導電構造の間に設けられ前記活性領域を定義するための複数の浅トレンチ分離領域を備えることを特徴とする請求項1乃至3のうちいずれか一項に記載のコンタクトホール形成方法。
- 前記ライナ層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる部分表面を露出させるために第一のパターン化レジスト層を形成する段階と、前記第一のパターン化フォトレジスト層をマスクとして前記ライナ層をエッチングする段階と、前記第一のパターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項3に記載のコンタクトホール形成方法。
- 前記ライナ層の材質は窒酸化シリコンと窒化シリコン及び酸化シリコンのいずれかからなることを特徴とする請求項3に記載のコンタクトホール形成方法。
- 前記金属配線層を部分的に除去する方法は、前記基板表面であって前記第二と第三のゲート導電構造の間に当たる表面部分を被覆するように第二のパターン化レジスト層を形成する段階と、前記第二のパターン化フォトレジスト層をマスクとして前記金属配線層をエッチングする段階と、前記第二のパターン化フォトレジスト層を除去する段階とからなることを特徴とする請求項3に記載のコンタクトホール形成方法。
- 前記第二のパターン化フォトレジスト層は前記第一のパターン化フォトレジスト層の逆パターンであることを特徴とする請求項16または18に記載のコンタクトホール形成方法。
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